takeMS DDR2 512MB, 667 MHz BD512TEC910/A Data Sheet

Product codes
BD512TEC910/A
Page of 6
REvfffdffdfsdfsfffsdfsdfsf 
 
 
 
SPD Information 
 
 
 
 
 
 
    DDR 533        DDR667
 
Byte 
Description 
Value (hex)- 4200 
Value (hex)-5300 
Number of SPD Bytes Used 
80 
80 
Total Number of Bytes in SPD Device 
08 
08 
Fundamental Memory Type 
08 
08 
Number of Row Addresses on Assembly 
0E 
0E 
Number of Column Addresses on Assembly 
0A 
0A 
DIMM Height and Module Ranks 
60 
60 
Module Data Width 
40 
40 
Module Data Width (Continued) 
00 
00 
Module Voltage Interface Levels  
05 
05 
SDRAM Cycle Time, tCK (CL = Maximum value, see byte 18) 
3D 
30 
10 
SDRAM Access from Clock,tAC (CL =Maximum value, see byte 18) 
50 
45 
11 
Module Configuration Type 
00 
00 
12 
Refresh Rate/Type 
82 
82 
13 
SDRAM Device Width (Primary SDRAM) 
08 
08 
14 
Error-checking SDRAM Data Width 
00 
00 
15 
Minimum Clock Delay, Back-to-Back Random Column Access 
00 
00 
16 
Burst Lengths Supported 
0C 
0C 
17 
Number of Banks on SDRAM Device 
04 
04 
18 
CAS Latencies Supported 
38 
18 
19 
Module Thickness 
01 
01 
20 
DDR2 DIMM Type 
02 
02 
21 
SDRA M Module Attributes 
00 
00 
22 
SDRAM Device Attributes: Weak Driver (01) or 50 ODT (03) 
07 
07 
23 
SDRAM Cycle Time, tCK, Max. CL - 1 
3D 
30 
24 
SDRAM Access from CK, tAC,Max. CL - 1 
50 
50 
25 
SDRAM Cycle Time, tCK, Max. CL - 2 
50 
50 
26 
SDRAM Access from CK, tAC,Max. CL - 2 
60 
60 
27 
Minimum Row Precharge Time, tRP 
3C 
30 
28 
Minimum Row Active to Row Active, tRRD 
1E 
1E 
29 
Minimum RAS# to CAS# Delay, tRCD 
3C 
30 
30 
Minimum RAS# Pulse Width, tRAS
 
2D 
2D 
31 
Module Rank Density 
80 
80 
32 
Address and Command Setup Time, tISb 
25 
20 
33 
Address and Command Hold Time, tIHb 
37 
27 
34 
Data/ Data Mask Input Setup Time, tDSb 
10 
10 
35 
Data/ Data Mask Input Hold Time, tDHb 
22 
17 
36 
Write Recovery Time, tWR 
3C 
3C 
37 
Write to Read CMD Delay, tWTR 
1E 
1E 
38 
Read to Precharge CMD Delay, tRTP 
1E 
1E 
39 
Mem Analysis Probe 
00 
00 
40 
Extension for bytes 41 and 42 
00 
00 
41 
Min Active Auto Refresh Time, tRC
 
3C 
39 
42 
Min. Auto Refresh 
69 
69 
43 
SDRAM Dev. Max Cycle Time 
80 
80 
44 
SDRAM Dev. Max DQS-DQS Skew Time 
1E 
18 
45 
SDRAM Dev. Max Read Data Hold Skew Factor 
28 
22 
46 
PLL Relock Time 
00 
00 
47 - 61 
Optional features  
00 
00 
62 
SPD Rev. 
12 
12 
63 
Checksum 
XXX 
XXX 
64 – 71 
Jedec ID Code (Memorysolution) 
7F 7F 7F 58 
7F 7F 7F 58 
72 
Location 
FF 
FF 
73 – 127 
Div. Data 
Var: Data 
Var: Data