Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105 Data Sheet

4. Slot Cycle Limit: When the slot cycle counter has reached the limit value indicating that

the current master access is too long and must be broken. 

In order to avoid long slave handling during undefined length bursts (INCR), the Bus Matrix pro-

vides specific logic in order to re-arbitrate before the end of the INCR transfer. A predicted end

of burst is used as a defined length burst transfer and can be selected from among the following

five possibilities:

1. Infinite: No predicted end of burst is generated and therefore INCR burst transfer will

never be broken.

2. One beat bursts: Predicted end of burst is generated at each single transfer inside the

INCP transfer.

3. Four beat bursts: Predicted end of burst is generated at the end of each four beat

boundary inside INCR transfer.

4. Eight beat bursts: Predicted end of burst is generated at the end of each eight beat

boundary inside INCR transfer.

5. Sixteen beat bursts: Predicted end of burst is generated at the end of each sixteen beat

boundary inside INCR transfer.

This selection can be done through the field ULBT of the Master Configuration Registers

(MCFG).

The Bus Matrix contains specific logic to break long accesses, such as very long bursts on a

very slow slave (e.g., an external low speed memory). At the beginning of the burst access, a

counter is loaded with the value previously written in the SLOT_CYCLE field of the related Slave

Configuration Register (SCFG) and decreased at each clock cycle. When the counter reaches

zero, the arbiter has the ability to re-arbitrate at the end of the current byte, half word or word

transfer.

This algorithm allows the Bus Matrix arbiters to dispatch the requests from different masters to

the same slave in a round-robin manner. If two or more master requests arise at the same time,

the master with the lowest number is first serviced, then the others are serviced in a round-robin

manner.
There are three round-robin algorithms implemented:

• Round-Robin arbitration without default master
• Round-Robin arbitration with last default master
• Round-Robin arbitration with fixed default master

This is the main algorithm used by Bus Matrix arbiters. It allows the Bus Matrix to dispatch

requests from different masters to the same slave in a pure round-robin manner. At the end of

the current access, if no other request is pending, the slave is disconnected from all masters.

This configuration incurs one latency cycle for the first access of a burst. Arbitration without

default master can be used for masters that perform significant bursts.

32058K

AVR32-01/12