Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105 Data Sheet

Divided Clock Block Diagram  

The Master Clock divider is determined by the 12-bit field DIV counter and comparator (so its

maximal value is 4095) in the Clock Mode Register CMR, allowing a Master Clock division by up

to 8190. The Divided Clock is provided to both the Receiver and Transmitter. When this field is

programmed to 0, the Clock Divider is not used and remains inactive.
When DIV is set to a value equal to or greater than 1, the Divided Clock has a frequency of Mas-

ter Clock divided by 2 times DIV. Each level of the Divided Clock has a duration of the Master

Clock multiplied by DIV. This ensures a 50% duty cycle for the Divided Clock regardless of

whether the DIV value is even or odd.

 Divided Clock Generation 

The transmitter clock is generated from the receiver clock or the divider clock or an external

clock scanned on the TX_CLOCK I/O pad. The transmitter clock is selected by the CKS field in

TCMR (Transmit Clock Mode Register). Transmit Clock can be inverted independently by the

CKI bits in TCMR.

CLK_SSC / 2

CLK_SSC / 8190

CMR

/ 2

CLK_SSC

Divided Clock

12-bit Counter

Clock Divider

Master Clock

Divided Clock

DIV = 1

Master Clock

Divided Clock

DIV = 3

Divided Clock Frequency = CLK_SSC/2

Divided Clock Frequency = CLK_SSC/6

32058K AVR32-01/12