Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105 Data Sheet

The read cycle is shown on 

The read cycle starts with the address setting on the memory address bus, i.e.: 

{A[25:2], A1, A0} for 8-bit devices
{A[25:2], A1} for 16-bit devices
A[25:2] for 32-bit devices.

Standard Read Cycle

The NRD signal is characterized by a setup timing, a pulse width and a hold timing.
1. NRD_SETUP: the NRD setup time is defined as the setup of address before the NRD

falling edge;

2. NRD_PULSE: the NRD pulse length is the time between NRD falling edge and NRD ris-

ing edge;

3. NRD_HOLD: the NRD hold time is defined as the hold time of address after the NRD ris-

ing edge.

A[25:2]

CLK_SMC

NBS0, NBS1,

A0, A1

NRD

NCS

D[15:0]

NCS_RD_SETUP

NRD_SETUP

NRD_PULSE

NCS_RD_PULSE

NRD_CYCLE

NRD_HOLD

NCS_RD_HOLD

32058K

AVR32-01/12