Atmel Evaluation Kit for AT32uC3A0512, 32-Bit AVR Microcontroller Atmel ATEVK1105 ATEVK1105 Data Sheet

Thus the bus latency must be less than the time it takes to load the FIFO and transmit or receive

three words (12 bytes) of data.
At 100 Mbit/s, it takes 960 ns to transmit or receive 12 bytes of data. In addition, six master clock

cycles should be allowed for data to be loaded from the bus and to propagate through the

FIFOs. For a 60 MHz master clock this takes 100 ns, making the bus latency requirement 860

ns.

Received frames, optionally including CRC/FCS, are written to receive buffers stored in mem-

ory. Each receive buffer is 128 bytes long. The start location for each receive buffer is stored in

memory in a list of receive buffer descriptors at a location pointed to by the receive buffer queue

pointer register. The receive buffer start location is a word address. For the first buffer of a

frame, the start location can be offset by up to three bytes depending on the value written to bits

14 and 15 of the network configuration register. If the start location of the buffer is offset the

available length of the first buffer of a frame is reduced by the corresponding number of bytes.
Each list entry consists of two words, the first being the address of the receive buffer and the

second being the receive status. If the length of a receive frame exceeds the buffer length, the

status word for the used buffer is written with zeroes except for the “start of frame” bit and the

offset bits, if appropriate. Bit zero of the address field is written to one to show the buffer has

been used. The receive buffer manager then reads the location of the next receive buffer and

fills that with receive frame data. The final buffer descriptor status word contains the complete

frame status. Refer to 

Table 29-1 

for details of the receive buffer descriptor list. 

Receive Buffer Descriptor Entry

Word 0

31:2

Address of beginning of buffer

1

Wrap - marks last descriptor in receive buffer descriptor list.

0

Ownership - needs to be zero for the MACB to write data to the receive buffer. The MACB sets this to one once it has

successfully written a frame to memory. 
Software has to clear this bit before the buffer can be used again.

Word 1

31

Global all ones broadcast address detected

30

Multicast hash match

29

Unicast hash match

28

External address match

27

Reserved for future use

26

Specific address register 1 match

25

Specific address register 2 match

24

Specific address register 3 match

23

Specific address register 4 match

22

Type ID match

21

VLAN tag detected (i.e., type id of 0x8100)

32058K

AVR32-01/12