Intel E3815 FH8065301567411 Data Sheet

Product codes
FH8065301567411
Page of 5308
 
Intel
®
 Atom™ Processor E3800 Product Family
Datasheet
2087
31
28
24
20
16
12
8
4
0
0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1
oi
re
fdfxsel_1_0
iopam
p
sfpen_h
iop
amp
sfne
n_h
io
pamppe
n_h
io
pampne
n_h
monanapge
n
mo
nub
ufb
ypass
en
re
se
rv
ed
522
re
g_
iv
re
fe
n
iv
re
fe
n_
ov
rd
re
se
rv
ed
523
oir
ef
cu
rmo
ns
el
lrc
d
isable
re
se
rv
ed
521
lr
c_rdy_puls
eg
en
lrc
_
rdy_tar
g
et_1_0
lrc_r
d
y_ovd
rxte
rmpmrc
en
rx
vgapmrc
en
txpmrc
en
irefpmrc
en
rxte
rmpe
rrc
en
rxvg
ape
rrc
en
txpe
rrc
en
ire
fpe
rrc
en
Bit 
Range
Default & 
Access
Description
31:30
0h
RW
oirefdfxsel_1_0: 
IREF Voltage Monitor Select Selects voltage to monitor within the 
IREF block. 00 - vref 01 - pgate 10 - vbc 11 - vref loop
29
0h
RW
iopampsfpen_h: 
(NOT USED - noconned)
28
0h
RW
iopampsfnen_h: 
(NOT USED - noconned)
27
0h
RW
iopamppen_h: 
DC Monitor Unity-Gain Buffer Enable 0: disable (default) 1: enable
26
0h
RW
iopampnen_h: 
(NOT USED - noconned)
25
0h
RW
monanapgen: 
DC Monitor to Monitor Port Enable Enables DC monitor passgate to 
monitor port via analog observability abutment.
24
1h
RW
monubufbypassen: 
DC Monitor Unity-Gain Buffer Bypass 0: no bypass 1: bypass 
(default - required for LRC)
23:22
0h
RW
reserved522: 
reserved
21
0h
RW
reg_ivrefen: 
IvrefEn Override Value Register is valid when override mode is enabled 
(ivrefen_ovrd). During this mode, this register will have direct control to enable/disable 
the ivref opamp. 0 - Disable ivref opamp 1 - Enable ivref opamp
20
0h
RW
ivrefen_ovrd: 
IvrefEn Override Select 0 - the enable for the ivref opamp (ivrefen) is 
driven by the FSM. 1 - the ivrefen is driven by the register (reg_ivrefen).
19:17
0h
RW
reserved523: 
reserved
16
0h
RW
oirefcurmonsel: 
IREF Current Monitor Select Enables current mirror from the IREF 
block to the 'shared' analog monitor port.
15
0h
RW
lrcdisable: 
LRC Disable This bit disables the LRC. Any token received is passed to the 
next lane.
14:12
0h
RW
reserved521: 
reserved
11
0h
RW
lrc_rdy_pulsegen: 
LRC Ready PulseGen Generates a pulse 1 cal_clk cycle wide on the 
lrc_rdy signal to all four targets; does not recompute local Rcomp code. Values in DWD 
0x14 (*rccodes[7:0]) will be latched into targets. User must clear this bit before 
generating another pulse. Note: User should disable PM and PER. FSM can take control 
and codes can be overriden.
10:9
0h
RW
lrc_rdy_target_1_0: 
LRC Ready Pulse Target Indicates which lrc target to recompute 
when lrc_rdy_ovd is strobed 00: irefrccode 01: txrccode 10: rxtermrccode 11: 
rxvgarccode