Intel E3815 FH8065301567411 Data Sheet

 

Intel

®

 Atom™ Processor E3800 Product Family

Datasheet

2149

The RW/L property of this register is controlled by OCCFDONE bit.

Default: 00000000h

Reserved

Default: 00000000h

0

1b

RW

When enabled (set to '1'), allow Gaskets to assert GoToRxElecIdle to 

UAFE to turn off its receiver when not transmitting high speed data: P0 and TxElecIdle = 

1. This bit needs to be programmed when the USB3 port is not enabled.

SUS

PCI Configuration Register

(Size: 32 bits)

31

28

24

20

16

12

8

4

0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

Rsvd1

OC

2M

Rsvd0

OC

1M

31:12

0h

RO

Reserved

SUS

11:8

0h

RW/L

Each bit position maps OC2 to a set of ports as follows: The 

OC2 pin is ganged to the overcurrent signal of each port that has its corresponding bit 

set. It is SW's responsibility to ensure that a given port's bit map is set only for one OC 

pin. Bit 15 14 13 12 11 10 9 8 Port 8 7 6 5 4 3 2 1

SUS

7:4

0h

RO

Reserved

SUS

3:0

0h

RW/L

Each bit position maps OC1 to a set of ports as follows: The 

OC1 pin is ganged to the overcurrent signal of each port that has its corresponding bit 

set. It is SW's responsibility to ensure that a given port's bit map is set only for one OC 

pin Bit 7 6 5 4 3 2 1 0 Port 8 7 6 5 4 3 2 1

SUS

PCI Configuration Register

(Size: 32 bits)