Intel E3815 FH8065301567411 Data Sheet

 

Intel

®

 Atom™ Processor E3800 Product Family

Datasheet

2157

The host controller provides a programmable time offset for each FS/LS port. Based on 

the value programmed in these registers, the controller will inject a fixed delay on each 

FS or LS transaction initiated on that port.

Default: 0000D8D8h

3:0

0h

RW/O

A '1' in a bit position prevents the 

corresponding USB3 port from reporting a Device Connection to the XHC.

SUS

PCI Configuration Register

(Size: 32 bits)

31

28

24

20

16

12

8

4

0

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0

RS

VD1

FSL

S

PS8

FSL

S

PS7

FSL

S

PS6

FSL

S

PS5

FSL

S

PS4

FSL

S

PS3

FSL

S

PS2

FSL

S

PS1

31:16

0000h

RO

Reserved for Future Use

Core

15:14

11b

RW

FS/LS Stagger Offset for USB2 

Port 8 00: No time offset / Staggering disabled 01: 4ns time offset 10: 8ns time offset 

11: 12ns time offset

Core

13:12

01b

RW

FS/LS Stagger Offset for USB2 

Port 7 00: No time offset / Staggering disabled 01: 4ns time offset 10: 8ns time offset 

11: 12ns time offset

Core

11:10

10b

RW

FS/LS Stagger Offset for USB2 

Port 6 00: No time offset / Staggering disabled 01: 4ns time offset 10: 8ns time offset 

11: 12ns time offset

Core

9:8

00b

RW

FS/LS Stagger Offset for USB2 

Port 5 00: No time offset / Staggering disabled 01: 4ns time offset 10: 8ns time offset 

11: 12ns time offset

Core

7:6

11b

RW

FS/LS Stagger Offset for USB2 

Port 4 00: No time offset / Staggering disabled 01: 4ns time offset 10: 8ns time offset 

11: 12ns time offset

Core