Intel 8XC196MH User Manual

C-24

Address:

Reset State:

1FA0H

00H

The GEN_CON register controls whether an internal reset asserts the external RESET# signal and 
indicates the source of the most recent reset.

RSTS

—

—

—

—

—

—

DR0

7

RSTS

Reset source (read-only status bit)

0 = external reset (RESET# pin asserted)
1 = internal reset (watchdog overflow, illegal IDLPD key, or RST 

instruction)

6:1

—

Reserved; for compatibility with future devices, write zeros to these bits.

0

DRO

Disable RESET# out

0 = an internal reset asserts the RESET# pin.
1 = an internal reset has no effect on the RESET# pin; the RESET# pin is 

pulled high (inactive).