Intel 815 Manuel D’Utilisation

  

339 

Address Offset: 

60018h 

Default Value: 

00000000h 

Access: Read/Write 
Size: 32 

bits 

 

31 30 29 28 

27 

   

24 

LCD / TV-

Out 

Enable 

SYNC 

Polarity 

Control 

Centering 

Enable 

FP VESA 

VGA Mode 

Reserved 

 

23 

  

 

 

  

16 

Reserved 

 

15 

14 13 12 11 10  9  8 

Reserved FP 

/ 

740 

Data 

Ordering 

LCD Info. 

Data 

Enable 

Reserved  

VSYNC 

Control 

HSYNC 

Control 

VSYNC 

Output 

Control 

HSYNC 

Output 

Control 

 

7 6 5 4 3 2 1 0 

Border 

Enable 

Active 

Data ½ 

Pixel Order 

Active 

Data 

Polarity 

VSYNC 

Polarity 

Control 

HSYNC 

Polarity 

Control 

BLANK# 

Polarity 

Control 

Dot Clock 

Source 

Lock Dot 

Clock PLL 

N/M Regs 

 

31 

LCD / TV-Out Enable.  

1 = Enable. This bit enables the LCD / TV digital interface. The LCD / TV Timing Generator is jammed 

to Pixel 0 of Vertical Front Porch when this bit is a 0. The timing generator may be ignored 
depending on the LCD Timing Generator Bit (29).  

0 = Disable and Tristate the whole interface: TVDATA[11:0], BLANK#, TVHSYNC, TVVSYNC, and 

TVCLK[1:0]. CLKIN is not disabled and can be used for Flat Panel Hot Plug detection. 

30 

0 = Source of TVHSYNC/TVVSYNC polarity is the LCDTV_C—LCD/TV-Out Control Register in multi-

sync mode (default) 

1 = Source of TVHSYNC/TVVSYNC polarity is the MSR

Miscellaneous Output Register in multi-sync 

mode. 

29 

Centering Enable. 

0 = Disable. The LCD / TV timing generator controls all display timing when enabled by bit 31 above. 

1 = Enable. Centers the VGA active image as defined in the VGA CRT registers within LCD/TV active 

image.