Atmel ARM-Based Evaluation Kit AT91SAM9N12-EK AT91SAM9N12-EK Scheda Tecnica

ARM DDI0198D

6-5

Table 6-2 shows the IHPROT[3:0] and DHPROT[3:0] mappings for memory 
operations.

Table walk reads that occur because of TLB misses for both data and instructions are 
performed using the data side bus master. The state of DHPROT[0] can be used to 
identify if a table walk is caused by an instruction fetch miss in the TLB:

Indicates that an instruction fetch miss caused the page table walk.

Indicates that a data access miss caused the page table walk.

Attributes specified for LDR instructions also apply for LDM, LDRD, and LDC 
operations. Similarly those for STR apply for STM, STRD, and STC operations.

A DCache write-back can be caused either by an eviction during a linefill, or an explicit 
cache clean operation.

DCache linefill

{1,1,Priv

a

,1}

a. Priv indicates if the access was caused by a privileged (1) or User (0) access issued by the 

ARM9EJ-S core.

CB, data access

ICache linefill

{1,1,Priv

a

,0}

CB, opcode fetch

Page table walk (data)

{1,1,1,1}

Page table walk caused by a TLB miss 
for a data access

Page table walk (instruction)

{1,1,1,0}

Page table walk caused by a TLB miss 
for an instruction fetch

Instruction fetch

{0,0,Priv

a

,0}

NCNB opcode fetch

{0,1,Priv

a

,0}

NCB opcode fetch

Data access

LDR/STR

{0,0,Priv

a

,1}

NCNB 

{0,1,Priv

a

,1}

NCB 

STR

{1,1,Priv

a

,1}

WT/WB

DCache write-back

{1,1,1,1}

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