Fujitsu FR81S Manual Do Utilizador

CHAPTER 18: WATCHDOG TIMER 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : WATCHDOG TIMER 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

18 

This section explains settings of the software watchdog function. 

Before activating the watchdog timer 0, set bits 3 to 0: WT[3:0] of the register WDTCR0 in order to select 

the period starting from clearing the watchdog timer to issuing the reset request. 

Since the watchdog timer 0 counts only when the CPU is operating, set the period on the basis of the 

number of program steps and the clock division setting. 

Before activating the watchdog timer 0, set bit6: RSTP of the register WDTCR0 in order to select whether 

or not to generate a reset signal when a transition to watch mode or stop mode is detected. 

⋅

 

  When RSTP=0, the timer stops in watch mode or stop mode. 

⋅

 

  When RSTP=1, a reset signal is generated as soon as the CPU enters watch mode or stop mode. 

 

If the device is used in watch mode or stop mode, set RSTP=0. Writing to the RSTP bit is invalid after the 

watchdog timer 0 is activated. 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

MN705-00010-1v0-E

627