Техническая Спецификация для Intel D2500 DF8064101055400

Datasheet - Volume 1 of 2

49

BCLKP, BCLKN, HPL_CLKINP, HPL_CLKINN, EXP_CLKINP, EXP_CLKINN, 

DPL_REFCLKINP, DPL_REFCLKINN

The processor utilizes differential clocks to generate the processor core(s) and uncore 

operating frequencies, memory controller frequency, and other internal clocks. The 

processor core frequency is determined by multiplying the processor core ratio by 

100 or 133 MHz. Clock multiplying within the processor is provided by an internal phase 

locked loop (PLL), which requires a constant frequency input, with exceptions for 

Spread Spectrum Clocking (SSC). 

HPLL, DMIPLL and MPLL expecting the reference source clock will be generated by the 

same PLL and SS logic in the external clock generation

An on-die PLL filter solution is implemented on the processor. Refer to 

 for 

DC specifications and to the Platform Design Guide for decoupling and routing 

guidelines.

Host PLL (HPLL)

HPLL_REFCLK_P,
HPLL_REFCLK_N

100 MHz

Drives all MCH core clocks, 

Gfx, Video, Display and 

provides reference for CPU 

PLLs.

DDRIO PLL 

(MPLL)

DDR3_REFCLKP,
DDR3_REFCLKN

100 MHz

DDRIO PLL must be 

matched to clock DDR at 

the same transfer rate as 

fused for HPLL.

DMIIO PLL 

(DMIPLL)

DMI_IREFCLKP,
DMI_IREFCLKN

100 MHz

For the DMI interface to 

the ICH which operates at 

Gen1 speeds.

Display I/O Fixed 

Ref Clock 

(DPLL0)

DPL_REFCLKP,
DPL_REFCLKN

27 XTAL, 96, 100 Fixed 

Frequency.

27 MHz XTAL required to 

reduce error to <1000 

ppm. DPLL0 is non SSC 

clock

Display I/O SSC 

Ref Clock 

(DPLL1)

DPL_REFSSCCLKP,
DPL_REFSSCCLKN

100 SSC.

If SSC is used for display, 

it must be connected at 

this pins. SSC enables 

better emissions testing 

performance (EMI) at the 

system level. Internally 

DPLL0 and DPLL1 can use 

each others’ reference 

clock.

CPU Core PLLs 

(CPLL)

NONE

N/A

Derived from HPLL.