Intel SSD DC S3500 800GB SSDSC2BB800G4 用户手册

Product Specification 

                                                April 2013 

16 

Order Number: 328860-001US

 

S1 

Ground 

1

st

 mate 

S2 

A+ 

Differential signal pair A 

S3 

A- 

S4 

Ground 

1

st

 mate 

S5 

B- 

Differential signal pair B 

S6 

B+ 

S7 

Ground 

1

st

 mate 

Note:      Key and spacing separate signal and power segments. 
 

P1

2

 

Not connected 

(3.3 V Power) 

-- 

P2

2

 

Not connected 

(3.3 V Power) 

-- 

P3

2

 

Not connected 

(3.3 V Power; pre-charge) 

2

nd

 Mate 

P4

3,4

 

Ground 

Ground 

1

st

 Mate 

P5

3

 

Ground 

Ground 

1

st

 Mate 

P6

3

 

Ground 

Ground 

1

st

 Mate 

P7

3,5

 

V

5

 

5 V Power 

1

st

 Mate 

P8

3,5

 

V

5

 

5 V Power 

2

nd

 Mate 

P9

3,5

 

V

5

 

5 V Power 

2

nd

 Mate 

P10

3

 

Ground 

Ground 

1

st

 Mate 

P11

6

 

DAS/DSS 

Device Activity Signal/Disable Staggered Spin-up 

2

nd

 Mate 

P12

3,4

 

Ground 

Ground 

1

st

 Mate 

P13

7

 

V

12

 

12 V Power 

1

st

 Mate 

P14

7

 

V

12

 

12 V Power 

2

nd

 Mate 

P15

7

 

V

12

 

12 V Power 

2

nd

 Mate 

1.  All pins are in a single row, with a 1.27 mm (0.050-inch) pitch. 

2.  Pins P1, P2 and P3 are connected together, although they are not connected internally to the device. The host may put 3.3 V on 

these pins. 

3.  The mating sequence is: 

•      ground pins P4-P6, P10, P12 and the 5V power pin P7 
•      signal pins and the rest of the 5V power pins P8-P9 

4.  Ground connectors P4 and P12 may contact before the other 1st mate pins in both the power and signal connectors to 

discharge ESD in a suitably configured backplane connector. 

5.  Power pins P7, P8, and P9 are internally connected to one another within the device. 

6.  The host may ground P11 if it is not used for Device Activity Signal (DAS). 

7.  Pins P13, P14 and P15 are internally connected to one another within the device. The host may put 12 V on these pins.