Toshiba Xeon 2.8GHz UPG3843W 用户手册

46

Many scenarios have been simulated to generate a set of AGTL+ layout guidelines which are
available in the appropriate platform design guidelines. 

 provides the signal quality specifications for all processor signals for use in simulating

signal quality at the processor pads. 

Maximum allowable overshoot and undershoot specifications for a given duration of time are
detailed in 

 through 

. 

 shows the front side bus ringback tolerance for

low-to-high transitions and 

 shows ringback tolerance for high-to-low transitions. 

1. All signal integrity specifications are measured at the processor core (pads).
2. Unless otherwise noted, all specifications in this table apply to all processor frequencies and cache sizes.
3. Specifications are for the edge rate of 0.3 - 4.0 V/nS at the receiver. 
4. All values specified by design characterization.
5. Please see Section 3.0 for maximum allowable overshoot.
6. Ringback between GTLREF + 100 mV and GTLREF - 100 mV is not supported.
7. Intel recommends simulations not exceed a ringback value of GTLREF 

±

 200 mV to allow margin for other 

sources of system noise

Crossing

Voltage

Threshold

Region

VH

VL

Overshoot

Undershoot

Ringback

Margin

 Rising Edge

Ringback

 Falling Edge

Ringback,

BCLK0

BCLK1

Crossing

Voltage

AGTL+, Asynch GTL+

L 

→

 H

GTLREF + 0.100*GTLREF

V

1, 2, 3, 4, 5, 6, 7

AGTL+, Asynch GTL+

H 

→

 L

GTLREF - 0.100*GTLREF

V

1, 2, 3, 4, 5, 6, 7