Texas Instruments TMS320C645x DSP Benutzerhandbuch

The MAC receiver detects and processes incoming network frames, de-frames them, and places them into
the receive FIFO. The MAC receiver also detects errors and passes statistics to the statistics RAM.

This sub-module performs address matching and address filtering based on the incoming packet’s
destination address. It contains a 32 by 53 bit two-port RAM in which up to 32 addresses can be stored to
be either matched or filtered by the EMAC.

The RAM may contain multicast packet addresses, but the associated channel must have the unicast
enable bit set, even though it is a multicast address. The unicast enable bits are used with multicast
addresses in the receive address RAM (not the multicast hash enable bits). Therefore, hash matches can
be disabled, but specific multicast addresses can be matched (or filtered) in the RAM. If a multicast packet
hash matches, the packet may still be filtered in the RAM. Each packet can be sent to only a single
channel.

The transmit DMA engine performs the data transfer between the device internal or external memory and
the transmit FIFO. It interfaces to the processor through the bus arbiter in the EMAC control module. This
DMA engine is totally independent of the C645x DSP EDMA.

The transmit FIFO consists of twenty-four cells of 64 bytes each and associated control logic. This
enables a packet of 1518 bytes (standard Ethernet packet size) to be sent without the possibility of
under-run. The FIFO buffers data in preparation for transmission.

The MAC transmitter formats frame data from the transmit FIFO and transmits the data using the
CSMA/CD access protocol. The frame CRC can be automatically appended, if required. The MAC
transmitter also detects transmission errors and passes statistics to the statistics registers.

The statistics logic RAM counts and stores the Ethernet statistics, keeping track of 36 different Ethernet
packet statistics.

The state RAM contains the head descriptor pointers and completion pointers registers for both transmit
and receive channels.

The interrupt controller contains the interrupt related registers and logic. The 18 raw EMAC interrupts are
input to this sub-module and masked module interrupts are output.

The EMAC is controlled by a set of memory-mapped registers. The control logic also signals transmit,
receive, and status related interrupts to the CPU through the EMAC control module.

44

SPRU975B – August 2006