MiTAC 8050 Servicehandbuch

65

Type 

I 

SMI# (System Management Interrupt) is asserted asynchronously by 
system logic. On accepting a System Management Interrupt, the 
processor saves the current state and enter System Management Mode 
(SMM). An SMI Acknowledge transaction is issued, and the processor 
begins program execution from the SMM handler. 
If SMI# is asserted during the deassertion of RESET# the processor will 
tristate its outputs. 

I 

STPCLK# (Stop Clock), when asserted, causes the processor to enter a 
low power Stop-Grant state. The processor issues a Stop-Grant 
Acknowledge transaction, and stops providing internal clock signals to 
all processor core units except the system bus and APIC units. The 
processor continues to snoop bus transactions and service interrupts 
while in Stop-Grant state. When STPCLK# is deasserted, the processor 
restarts its internal clock to all units and resumes execution. The 
assertion of STPCLK# has no effect on the bus clock; STPCLK# is an 
asynchronous input. 

I 

TCK (Test Clock) provides the clock input for the processor Test Bus 
(also known as the Test Access Port). 

I 

TDI (Test Data In) transfers serial test data into the processor. TDI 
provides the serial input needed for JTAG specification support. 

O 

TDO (Test Data Out) transfers serial test data out of the processor. TDO
provides the serial output needed for JTAG specification support. 

 

I 

TEST1, TEST2, and TEST3 must be left unconnected but should have a 
stuffing option connection to V SS separately using 1-k, pull-down 
resisitors. 

Other  Thermal Diode Anode. 

Other  Thermal Diode Cathode. 

O 

The processor protects itself from catastrophic overheating by use of an 
internal thermal sensor. This sensor is set well above the normal 
operating temperature to ensure that there are no false trips. The 
processor will stop all execution when the junction temperature exceeds 
approximately 125°C. This is signalled to the system by the 
THERMTRIP# (Thermal Trip) pin. 

I 

TMS (Test Mode Select) is a JTAG specification support signal used by 
debug tools. 

I 

TRDY# (Target Ready) is asserted by the target to indicate that it is 
ready to receive a write or implicit writeback data transfer. TRDY# 
must connect the appropriate pins of both system bus agents. 

I 

TRST# (Test Reset) resets the Test Access Port (TAP) logic. TRST# 
must be driven low during power on Reset. 

 

I 

Processor core power supply. 

I 

VCCA provides isolated power for the internal processor core PLL’s. 

I 

Processor I/O Power Supply. 

I 

Quiet power supply for on die COMP circuitry. These pins should be 
connected to VCCP on the motherboard. However, these connections 
should enable addition of decoupling on the VCCQ lines if necessary. 

O 

VCCSENSE is an isolated low impedance connection to processor core 
power (VCC ). It can be used to sense or measure power near the silicon 
with little noise. 

O 

VID[5:0] (Voltage ID) pins are used to support automatic selection of 
power supply voltages (Vcc). Unlike some previous generations of 
processors, these are CMOS signals that are driven by the Intel Pentium 
M processor. The voltage supply for these pins must be valid before the 
VR can supply Vcc to the processor. Conversely, the VR output must be 
disabled until the voltage supply for the VID pins becomes valid. The 
VID pins are needed to support the processor voltage specification 
variations. 

O 

VSSSENSE is an isolated low impedance connection to processor core 
VSS. It can be used to sense or measure ground near the silicon with 
little noise.