MiTAC 8050 Servicehandbuch

82

Type 

O 

AC ’97 Reset: This signal is a master hardware reset to external 
Codec(s). 

O 

AC ’97 Sync: This signal is a 48 kHz fixed rate sample sync to the 
Codec(s). 

I 

AC97 Bit Clock: This signal is a 12.288 MHz serial data clock 
generated by the external Codec(s). This signal has an integrated 
pull-down resistor. 

O 

AC97 Serial Data Out: Serial TDM data output to the Codec(s). 
NOTE: AC_SDOUT is sampled at the rising edge of PWROK as a 
functional strap. 

I 

AC97 Serial Data In 2:0: These signals are Serial TDM data inputs 
from the three Codecs. 

NOTE: An integrated pull-down resistor on AC_BIT_CLK is enabled when either: The ACLINK 
Shutoff bit in the AC’97 Global Control Register is set to 1, or Both Function 5 and Function 6 of 
Device 31 are disabled. Otherwise, the integrated pull-down resistor is disabled. 
 
 

Type 

I/O 

Can be input or output. Main power well. 

O Not 

implemented. 

I/O 

Can be input or output. Resume power well. Unmuxed. 

I/O Not 

implemented. 

I/O 

Can be input or output. Resume power well. Unmuxed. 

I/O 

Not Implemented in Mobile (Assign to native Functionality). 

O 

Fixed as Output only. Main power well. Can be used instead as 
PC/PCI GNT[A:B]#. GPIO[17] can also alternatively be used for 
PCI GNT[5]#. Integrated pull-up resistor. 

I Not 

implemented. 

I 

Fixed as Input only. Resume power well. Unmuxed. 

I 

Fixed as Input only. Resume power well. Can be used instead as 
SMBALERT#. 

I Not 

implemented. 

I

 

Fixed as Input only. Resume power well. Unmuxed. 

I

 

Fixed as Input only. Main power well. Unmuxed. 

I

 

Not Implemented in Mobile (Assign to Native Functionality) 

I 

Fixed as Input only. Main power well. Can be used instead as 
PIRQ[E:H]#. 

I 

Fixed as Input only. Main power well. Can be used instead as 
PC/PCI REQ[A:B]#. GPIO[1] can also alternatively be used for PCI 
REQ[5]#. 

NOTE: Main power well GPIO are 5V tolerant, except for GPIO[43:32]. Resume power well GPIO 
are not 5V tolerant. 

3.3 V supply for core well I/O buffers. This power may be shut off in S3, S4, S5 
or G3 states. 

1.5 V supply for core well logic. This power may be shut off in S3, S4, S5 or G3 
states. 

1.5 V supply for Hub Interface 1.5 logic. 
1.8 V supply for Hub Interface 1.0 logic. 
This power may be shut off in S3, S4, S5 or G3 states. 

Reference for 5 V tolerance on core well inputs. This power may be shut off in 
S3, S4, S5 or G3 states. 

Analog Input. Expected voltages are: 
• 0.9 V for HI 1.0 (Normal Hub Interface) Series Termination 
• 350 mV for HI 1.5 (Enhanced Hub Interface) Parallel Termination 
This power is shut off in S3, S4, S5, and G3 states. 

3.3 V supply for resume well I/O buffers. This power is not expected to be shut 
off unless the main battery is removed or completely drained and AC power is 
not available. 

1.5 V supply for resume well logic. This power is not expected to be shut off 
unless the main battery is removed or completely drained and AC power is not 
available. 

Reference for 5 V tolerance on resume well inputs. This power is not expected 
to be shut off unless the main battery is removed or completely drained and AC 
power is not available. 

3.3 V supply for LAN Connect interface buffers. This is a separate power plane 
that may or may not be powered in S3–S5 states depending upon the presence or 
absence of AC power and network connectivity. This plane must be on in S0 and 
S1-M. 

1.5 V supply for LAN Controller logic. This is a separate power plane that may 
or may not be powered in S3–S5 states depending upon the presence or absence 
of AC power and network connectivity. This plane must be on in S0 and S1-M. 

3.3 V (can drop to 2.0 V min. in G3 state) supply for the RTC well. This power 
is not expected to be shut off unless the RTC battery is removed or completely 
drained. 
NOTE: Implementations should not attempt to clear CMOS by using a jumper 
to pull VccRTC low. Clearing CMOS in an ICH4-based platform can be done 
by using a jumper on RTCRST# or GPI, or using SAFEMODE strap. 

1.5 V supply for core well logic. This signal is used for the USB PLL. This 
power may be shut off in S3, S4, S5 or G3 states. 

RTC well bias voltage. The DC reference voltage applied to this pin sets a 
current that is mirrored throughout the oscillator and buffer circuitry. 

Powered by the same supply as the processor I/O voltage. This supply is used to 
drive the processor interface outputs. 

Grounds.