Texas Instruments TPS61160(1)-243 Evaluation Module TPS61160EVM-243 TPS61160EVM-243 Datenbogen

Minimize the
area of this
trace

Place enough
VIAs around
thermal pad to
enhance thermal
performance

P

D(max)

+

125

°

C

*

T

A

R

q

JA

SLVS791C – NOVEMBER 2007 – REVISED APRIL 2012

As for all switching power supplies, especially those high frequency and high current ones, layout is an important
design step. If layout is not carefully done, the regulator could suffer from instability as well as noise problems.
To reduce switching losses, the SW pin rise and fall times are made as short as possible. To prevent radiation of
high frequency resonance problems, proper layout of the high frequency switching path is essential. Minimize the
length and area of all traces connected to the SW pin and always use a ground plane under the switching
regulator to minimize inter-plane coupling. The loop including the PWM switch, Schottky diode, and output
capacitor, contains high current rising and falling in nanosecond and should be kept as short as possible. The
input capacitor needs not only to be close to the VIN pin, but also to the GND pin in order to reduce the IC
supply ripple.

shows a sample layout.

The maximum IC junction temperature should be restricted to 125°C under normal operating conditions. This
restriction limits the power dissipation of the TPS61160/1. Calculate the maximum allowable dissipation, P

D(max)

,

and keep the actual dissipation less than or equal to P

D(max)

. The maximum-power-dissipation limit is determined

using

(8)

where, T

A

is the maximum ambient temperature for the application. R

θ

JA

is the thermal resistance junction-to-

ambient given in Power Dissipation Table.

The TPS61160/1 comes in a thermally enhanced QFN package. This package includes a thermal pad that
improves the thermal capabilities of the package. The R

θ

JA

of the QFN package greatly depends on the PCB

layout and thermal pad connection. The thermal pad must be soldered to the analog ground on the PCB. Using
thermal vias underneath the thermal pad as illustrated in the layout example. Also see the QFN/SON PCB
Attachment application report (

16

Copyright © 2007–2012, Texas Instruments Incorporated

Product Folder Link(s):