Texas Instruments TPS65810 Evaluation Module TPS65810EVM TPS65810EVM Datenbogen

S1

S2

D

C

ENB

Multiplexer

Q

Q

SET

CLR

D

GPIO

Signal Pin

HI = Rising Edge,

LO = Falling Edge

UVLO

GPIO Config = OUTPUT

Equivalent circuit for internal

logic when configured as edge

interrupt with no masking

I C INTACK READ

C

2

ommand?

INT

INT

SLVS658B – MARCH 2006 – REVISED FEBRUARY 2007

The TPS65810 integrates 3 general purpose open drain ports (GPIOs) that can be configured as selectable
inputs or outputs. When configured as outputs the output level can be set to LO or HI via I

2

C commands. When

the GPIOs are configured as inputs the action to be taken when a transition or HI/LO level is detected at the
GPIO pin is selectable via I

2

C.

When configured as inputs the GPIOs can be set in the following modes:

1. Interrupt request: In this mode of operation, a transition at the GPIO pin generates an interrupt request at the

interrupt controller. The GPIO interrupt request can be masked at the INT_MASK register. This operation
mode is available for GPIO’s 1 and 2.

2. SM1 and SM2 control: The GPIO’s can be used to turn the converters SM1 and SM2 ON/OFF, as well as

setting them in standby mode. This control mode is available for GPIO1 (SM1 on/off and SM1/SM2 standby)
and GPIO2 (SM2 on/off control).

3. ADC trigger: GPIO3 can be configured as an external ADC trigger. The GPIO3 trigger configuration bit is

located at the ADC register ADC_DELAY.

When using I

2

C commands, the GPIO1 and GPIO2 pins can be configured as logic output signals or as

level-controlled inputs which enables (or disables) the switch mode converters SM1 and/or SM2. These pins may
also be configured as rising- or falling-edge-triggered inputs to externally control the generation of an interrupt
signal (INT), if desired.

The GPIO3 pin may be used as an external trigger source to start an A/D conversion cycle or as a logic output.

See

for a description of the logic used for GPIO1 and GPIO2 inputs when configured for

edge-triggered interrupt generation. The signal from the GPIO pin input is double-latched before being sent to the
interrupt contoller logic. The inversion of the Q output from the first flip-flop must be HI to allow the output latch to
be cleared when a READ command occurs. On the initial edge of the GPIO signal, the Q output of the flip-flop is
set (HI). The INT line is asserted (LO) after the initial selected edge from the GPIO pin. On the next falling (or
rising) edge of the GPIO pin, the interrupt can again be cleared (which allows the INT pin to go back high). The
INT signal is cleared (set back HI) after an I

2

C READ operation is performed.

Thus, two successive edges of the GPIO signal, followed by an I

2

C READ command, are required to clear the

INT pin output. If no I

2

C READ commands occur, repeatedly applying edges to the GPIO pin does not toggle the

state of the INT pin output.

In addition to an I

2

C READ command after two GPIO edges, a UVLO event or reconfiguration of the GPIO pins

as outputs also de-asserts the INT signal.

86

Copyright © 2006–2007, Texas Instruments Incorporated

Product Folder Link(s):