Texas Instruments Evaluation Board for the LM5050-2 LM5050MK-2EVAL/NOPB LM5050MK-2EVAL/NOPB Datenbogen

Diode D1 and capacitor C1 (as do diode D2 and capacitor C2) serve as inductive kick-back protection to
limit negative transient voltage spikes generated on the input when the input supply voltage is abruptly
taken to zero volts.

The Off test point provided on the LM5050-2 evaluation board is used to control the LM5050-2 operation.
The Off test point is connected directly to the LM5050-2 OFF pin. For more details, see the LM5050 data
sheet.

To enable the LM5050-2 apply a voltage less than 0.8V to the Off test point, connect the Off test point to
GND, or leave the Off test point open (default). If the Off test point is left open, the LM5050-2 OFF pin
internal pull-down will ensure that the LM5050-2 becomes operational.

To disable the LM5050-2, apply a voltage greater than 2.0V to the Off test point.

An external voltage is applied to the V

LOGIC

test point so that the logical output of the Status test point can

be evaluated. The V

LOGIC

pin is connected to the LM5050-2 nFGD pin through a 10 k

Ω

pull-up resistor. The

voltage applied to the V

LOGIC

test point should be between 3.0V and 5.5V.

The nPGD test point is wired directly to the LM5050-2 open-drain nFGD pin (device pin 1), with pull-up
bias from the V

LOGIC

test point through a 10 k

Ω

pull-up resistor.

While the Off test point is low, or open, the nFGD pin will be in a high impedance state and the nPGD test
point voltage will be at a logic high.

When the Off test point is high, the MOSFET Gate drive is OFF. If the MOSFET is normal, current will
begin flowing through the body diode and the voltage difference between the IN pin and the OUT pin will
be greater than the V

DS(TST)

threshold of typically 350 mV. In this case the nFGD pin will go to a low

impedance stage and the nPGD test point voltage will be at a logic low..

If the MOSFET is shorted, the voltage difference between the IN pin and the OUT pin will be less than the
V

DS(TST)

threshold of typically 350 mV. In this case the nFGD pin will remain in a high impedance state and

the nPGD test point voltage will remain at a logic high.

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SNVA435A – November 2010 – Revised May 2013

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