Texas Instruments Evaluation Module for TPS389xx TPS3897A-6P-EVM047 TPS3897A-6P-EVM047 Datenbogen

V

±Error = (1 + R1/R2) x 0.5 (1 ± 0.01) ±2 x Rtol (1 - V

/V

)

sense

thresh

thresh

Resistor Tolerance Error

Vthresh

Reference Accuracy

J1, J8

VCC

Input power supply connection to the U1 and U2 SVS circuits, respectively: 1.7 V to 6.5 V .

Monitored supervisor sense voltage input to the U1 and U2 SVS circuits, respectively. This

J2, J9

SVS SENSE

monitored voltage is compared to the 0.5 V reference at the SENSE pin of the IC through the
resistor divider, R1

–

R2 or R5-R6 respectively.

Ground return for the input power supply (VCC), the SVS SENSE and the Sense_out of the U1

J4, J7

GND1

SVS circuit.

Logically Active when the SVS SENSE is above threshold and the circuit is enabled. Logically

J6, J12

Sense_out

inactive when the SVS is disabled and the SVS SENSE is less than the threshold minus the
threshold hysteresis.

Ground return for the input power supply (VCC), the SVS SENSE and the Sense_out of the U2

J11,J13

GND2

SVS circuit.

Enable for the U1 and U2 SVS circuits respectively. Jumpering J3 (J10) from EN (pin 2) to VCC
(pin 1) enables those SVS circuits with active high enable (see

). Jumpering J3 (J10) from

J3, J10

EN

EN (pin 2) to GND (pin 3) enables those SVS circuits with active low enable (see section

)

External pull-up voltage input for the open-drain Sense_out. Normally this pull-up is accomplished

J5

Vpull-up

through an on-board 0

Ω

resistor (R3) to VCC. Remove R3 before applying a V pullup voltage (up

to 20 V abs max).

An external capacitor is connected between the CT pin and GND to program the adjustable delay time.
Each EVM SVS circuit uses a 0.047

µ

F ceramic capacitor to gives a delay of 190 ms. If the CT pin is left

open, there will be a delay of 40

µ

s. The adjustable time delay, can be calculated using the following

equation (found in the data sheet):

t

DL

= (C

CT

x 4 x 10

6

) + 40

µ

s

(1)

Where C

CT

is the capacitance in farads and t

DL

is the time delay in seconds. This equation sets the enable

and input delays.

The SVS SENSE voltage is monitored at the SENSE pin of the IC through an on board resistive voltage
divider. This divider is designed to trigger the active Sense_out when the SVS SENSE voltage crosses the
threshold set by the divider. Typically this threshold voltage, V

thresh

, is set lower than the nominal rail

voltage being monitored by a few percent depending on the application. This EVM has set the threshold
voltage to be approximately 5.5% below monitored SVS SENSE voltage of 3.3 V. The nominal resistor
values for a given threshold voltage can be calculated from

V

thresh

= (1 + R1/R2) x 0.5 V

(2)

Where the R1 and R2 resistors are place values representing the R1-R2 resistors shown in the U1 SVS
circuit or the R5-R6 resistors shown in the U2 SVS circuit of the EVM, respectively.

does not account for the tolerances of the divider resistors, the accuracy of the SVS SENSE

threshold voltage or the accuracy of the reference voltage. For the TPS389xA-xP, the reference voltage
accuracy is 0.5 V

±

1%.

calculates the nominal threshold voltage and its error as a function of the reference accuracy

and the divider resistor tolerance.

(3)

Where R

tol

is the tolerance of the divider resistors as a decimal.

4

SLVU524A

–

August 2011

–

Revised September 2011

Copyright

©

2011, Texas Instruments Incorporated