Texas Instruments Clock Jitter Cleaner With Dual Cascaded PLLs and Integrated 2.5 GHz VCO LMK04806BEVAL/NOPB LMK04806BEVAL/NOPB Datenbogen

After a default mode is restored and loaded, LED D5 should illuminate when PLL1 and PLL2 
are locked to the reference clock applied to CLKin1.  This assumes LD_MUX = PLL1/2 DLD 
and LD_TYPE = Active High, which are the default settings. 
 

While the LMK048xxB offers programmable clock output buffer formats, the evaluation board 
is shipped with preconfigured output terminations to match the default buffer type for each 
output.  Refer to the CLKout port description in the Evaluation Board Inputs and Outputs section. 
 
To measure phase noise at one of the clock outputs, for example, CLKout0: 

1.  Click on the Clock Outputs tab, 
2.  Uncheck “Powerdown” in the Digital Delay box to enable the channel, 
3.  Set the following settings as needed: 

a.  Digital Delay value 
b.  Clock Divider value 
c.  Analog Delay select and Analog Delay value (if not “Bypassed”) 
d.  Clock Output type.   

 

 

 

4.  Depending on the configured output type, the clock output SMAs can be interfaced to a 

test instrument with a single-ended 50-ohm input as follows. 

a.  For LVDS: 

i.  A balun (like ADT2-1T) is recommended for differential-to-single-ended 

conversion. 

b.  For LVPECL: 

i.  A balun can be used, or  

ii.  One side of the LVPECL signal can be terminated with a 50-ohm load and 

the other side can be run single-ended to the instrument. 

c.  For LVCMOS: 

i.  There are two single-ended outputs, 

CLKoutX and CLKoutX*, and each 
output can be set to Normal, Inverted, or 
Off.  There are nine (9) combinations of 
LVCMOS modes in the Clock Output list. 

ii.  One side of the LVCMOS signal can be 

terminated with a 50-ohm load and the 
other side can be run single-ended to the 
instrument. 

iii.  A balun may also be used.  Ensure 

CLKoutX and CLKoutX* states are