Texas Instruments TMS320C6472 Evaluation Module TMDSEVM6472LE TMDSEVM6472LE Datenbogen

SPRS612G

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JUNE 2009

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REVISED JULY 2011

Within the low period of the POR pin, the following happens:

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The reset signals flow to the entire chip (including the emulation logic), resetting modules that use
reset asynchronously.

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The PLL1 controller clocks are started at the frequency of the system reference clock. The clocks
are propagated throughout the chip to reset modules that use reset synchronously. By default,
PLL1 is in reset and unlocked.

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The PLL2 controller clocks are started at the frequency of the EMAC reference clock. The clocks
are propagated throughout the chip to reset modules that use reset synchronously. By default,
PLL2 is in reset and unlocked.

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The PLL3 controller clocks are started at the frequency of the DDR2 reference clock. PLL3 is held
in reset. Since the PLL3 controller always operates in PLL mode, the system reference clock and
all the DDR2 clocks are invalid at this point.

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The RESETSTAT pin stays asserted (low), indicating the device is in reset.

3. The POR pin may now be deasserted (driven high) after the appropriate delay. When the POR pin is

deasserted, the configuration pin values are latched and the PLL controllers change their system
clocks to their default divide-down values. PLL3 is taken out of reset and automatically starts its locking
sequence. Other device initialization is also started. PLL1 and PLL2 are held in reset.

4. After device initialization is complete, the RESETSTAT pin is deasserted (driven high). By this time,

PLL3 has already completed its locking sequence and is outputting a valid clock.

5. The device is now out of reset, device execution begins as dictated by the selected boot mode (see

, Boot Mode Sequence).

To most of the device, reset is de-asserted only when the POR and RESET pins are both
de-asserted (driven high). Therefore, in the sequence described above, if the RESET pin is
held low past the low period of the POR pin, most of the device will remain in reset. The only
exception being that PLL3 is taken out of reset as soon as POR is de-asserted (driven high),
regardless of the state of the RESET pin. The RESET pin should not be tied together with
the POR pin.

A Warm Reset has the same effects as a Power-on Reset, except that in this case, the emulation logic
and PLL3 are not reset.

The following sequence must be followed during a Warm Reset:

1. Hold the RESET pin low for a minimum of 24 CLKIN1 cycles. Within the low period of the RESET pin,

the following happens:

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All output buffers are set to high impedance and the internal pull-up and pull-down resistors, on
those buffers that have them, are enabled (except for those disabled by the six multiplexed GPIO
pins).

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The reset signals flow to the entire chip (excluding the emulation logic), resetting modules that use
reset asynchronously.

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The PLL1 controller is reset, thereby switching back to bypass mode and resetting all its registers
to their default values. PLL1 is placed in reset and loses lock. The PLL1 controller clocks start
running at the frequency of the system reference clock. The clocks are propagated throughout the
chip to reset modules that use reset synchronously.

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The PLL2 controller is reset thereby switching back to bypass mode and resetting all its registers to
their default values. PLL2 is placed in reset and loses lock. The PLL2 controller clocks start running
at the frequency of the system reference clock. The clocks are propagated throughout the chip to
reset modules that use reset synchronously.

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The PLL3 controller is reset, thereby resetting all its registers to their default values. The PLL3
controller clocks start running at the frequency of the DDR2 reference clock. PLL3 is not reset,
therefore it remains locked.

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©

2009

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2011, Texas Instruments Incorporated

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