Texas Instruments 180 to 100 Pin DIMM Adapter TMDSADAP180TO100 TMDSADAP180TO100 Datenbogen

SPRS825C – OCTOBER 2012 – REVISED FEBRUARY 2014

This device has two Cortex-M3 I

2

C peripherals. The Cortex-M3 I

2

C bus provides bidirectional data transfer

through a two-wire design (a serial data line SDA and a serial clock line SCL), and interfaces to external
I

2

C devices such as serial memory (RAMs and ROMs), networking devices, LCDs, tone generators, and

so on. The I

2

C bus may also be used for system testing and diagnostic purposes in product development

and manufacture. The microcontroller includes two I

2

C modules, providing the ability to interact (both

transmit and receive) with other I

2

C devices on the bus.

The two Cortex-M3 I

2

C modules include the following features:

•

Devices on the I

2

C bus can be designated as either a master or a slave

–

Supports both transmitting and receiving data as either a master or a slave

–

Supports simultaneous master and slave operation

•

Four I

2

C modes

–

Master transmit

–

Master receive

–

Slave transmit

–

Slave receive

•

Two transmission speeds: Standard (100 Kbps) and Fast (400 Kbps)

•

Master and slave interrupt generation
–

Master generates interrupts when a transmit or receive operation completes (or aborts due to an
error)

–

Slave generates interrupts when data has been transferred or requested by a master or when a
START or STOP condition is detected

•

Master with arbitration and clock synchronization, multimaster support, and 7-bit addressing mode

shows the Cortex-M3 I

2

C peripheral.

Each I

2

C module comprises both master and slave functions. For proper operation, the SDA and SCL pins

must be configured as open-drain signals.

The I

2

C bus uses only two signals: SDA and SCL, named I2CSDA and I2CSCL. SDA is the bidirectional

serial data line and SCL is the bidirectional serial clock line. The bus is considered idle when both lines
are high.

Every transaction on the I

2

C bus is nine bits long, consisting of eight data bits and a single acknowledge

bit. The number of bytes per transfer (defined as the time between a valid START and STOP condition) is
unrestricted, but each byte has to be followed by an acknowledge bit, and data must be transferred MSB
first. When a receiver cannot receive another complete byte, the receiver can hold the clock line SCL Low
and force the transmitter into a wait state. The data transfer continues when the receiver releases the
clock SCL.

The I

2

C bus can run in either standard mode (100 Kbps) or fast mode (400 Kbps). The selected mode

should match the speed of the other I

2

C devices on the bus.

198

Copyright © 2012–2014, Texas Instruments Incorporated

Product Folder Links: