Texas Instruments 180 to 100 Pin DIMM Adapter TMDSADAP180TO100 TMDSADAP180TO100 Datenbogen

SPRS825C – OCTOBER 2012 – REVISED FEBRUARY 2014

The individual EMAC and Management Data Input/Output (MDIO) signals for the MII interface are
summarized in

.

Transmit clock. The transmit clock is a continuous clock that provides the timing reference
for transmit operations. The MIITXD and MIITXEN signals are tied to this clock. The clock is

MIITXCK

I

generated by the PHY and is 2.5 MHz at 10-Mbps operation and 25 MHz at 100-Mbps
operation.

MIITXER

O

This pin is always driven low from the MAC controller on the device.

Transmit data. The transmit data pins are a collection of four data signals comprising 4 bits

MIITXD[3-0]

O

of data. MTDX0 is the least-significant bit (LSB). The signals are synchronized by MIITXCLK
and are valid only when MIITXEN is asserted.

Transmit enable. The transmit enable signal indicates that the MIITXD pins are generating

MIITXEN

O

nibble data for use by the PHY. MIITXEN is driven synchronously to MIITXCLK.

Collision detected. In half-duplex operation, the MIICOL pin is asserted by the PHY when the
PHY detects a collision on the network. The MIICOL pin remains asserted while the collision
condition persists. This signal is not necessarily synchronous to MIITXCLK or MIIRXCLK. In

MIICOL

I

full-duplex operation, the MIICOL pin is used for hardware transmit flow control. Asserting
the MIICOL pin will stop packet transmissions; packets in the process of being transmitted
when MIICOL is asserted will complete transmission. The MIICOL pin should be held low if
hardware transmit flow control is not used.

Carrier sense. In half-duplex operation, the MIICRS pin is asserted by the PHY when the
network is not idle in either transmit or receive. The pin is deasserted when both transmit

MIICRS

I

and receive are idle. This signal is not necessarily synchronous to MIITXCLK or MIIRXCLK.
In full-duplex operation, the MIICRS pin should be held low.

Receive clock. The receive clock is a continuous clock that provides the timing reference for
receive operations. The MIIRXD, MIIRXDV, and MIIRXER signals are tied to this clock. The

MIIRXCK

I

clock is generated by the PHY and is 2.5 MHz at 10-Mbps operation and 25 MHz at 100-
Mbps operation.

Receive data. The receive data pins are a collection of four data signals comprising 4 bits of

MIIRXD[3-0]

I

data. MRDX0 is the least-significant bit. The signals are synchronized by MIIRXCLK and are
valid only when MIIRXDV is asserted.

Receive data valid. The receive data valid signal indicates that the MIIRXD pins are

MIIRXDV

I

generating nibble data for use by the EMAC. MIIRXDV is driven synchronously to
MIIRXCLK.

Receive error. The receive error signal is asserted for one or more MIIRXCLK periods to

MIIRXER

I

indicate that an error was detected in the received frame. The MIIRXER signal being
asserted is meaningful only during data reception when MIIRXDV is active.

Management data clock. The MDIO data clock is sourced by the MDIO module on the
system. MDIO_CK is used to synchronize MDIO data access operations done on the MDIO

MDIO_CK

O

pin. The frequency of this clock is controlled by the CLKDIV bits in the MDIO Control
Register (CONTROL).

Management data input output. The MDIO data pin drives PHY management data into and
out of the PHY by way of an access frame that consists of start-of-frame, read/write

MDIO_D

I/O

indication, PHY address, register address, and data bit cycles. The MDIO_D pin acts as an
output for all but the data bit cycles, at which time the pin is an input for read operations.

(1)

I = Input, O = Output, I/O = Input/Output

Copyright © 2012–2014, Texas Instruments Incorporated

207

Product Folder Links: