Texas Instruments DS100KR401EVK evaluation board DS100KR401EVK/NOPB DS100KR401EVK/NOPB Datenbogen

SNLS395B – JANUARY 2012 – REVISED MARCH 2012

OUT_B_0+, OUT_B_0- 1, 2,

O

Inverting and non-inverting 50

Ω

driver bank B outputs with de-emphasis.

,

3, 4,

Compatible with AC coupled CML inputs.

OUT_B_1+, OUT_B_1- 5, 6,
,

7, 8

OUT_B_2+, OUT_B_2-
,
OUT_B_3+, OUT_B_3-

IN_A_0+, IN_A_0-,

10, 11,

I

Inverting and non-inverting differential inputs to bank A equalizer. A gated on-

IN_A_1+, IN_A_1-,

12, 13,

chip 50

Ω

termination resistor connects INA_n+ to VDD and INA_n- to VDD

IN_A_2+, IN_A_2-,

15, 16,

when enabled.

IN_A_3+, IN_A_3-

17, 18

IN_B_0+, IN_B_0-,

45, 44,

I

Inverting and non-inverting differential inputs to bank B equalizer. A gated on-

IN_B_1+, IN_B_1-,

43, 42,

chip 50

Ω

termination resistor connects INB_n+ to VDD and INB_n- to VDD

IN_B_2+, IN_B_2-,

40, 39,

when enabled.

IN_B_3+, IN_B_3-

38, 37

OUT_A_0+, OUT_A_0- 35, 34,

O

Inverting and non-inverting 50

Ω

driver bank A outputs with de-emphasis.

,

33, 32,

Compatible with AC coupled CML inputs.

OUT_A_1+, OUT_A_1- 31, 30,
,

29, 28

OUT_A_2+, OUT_A_2-
,
OUT_A_3+, OUT_A_3-

ENSMB

48

I, LVCMOS

System Management Bus (SMBus) enable pin
Tie 1k

Ω

to VDD = Register Access SMBus Slave mode

FLOAT = Read External EEPROM (Master SMBUS Mode)
Tie 1k

Ω

to GND = Pin Mode

ENSMB = 1 (SMBUS MODE)

SCL

50

I, LVCMOS,

ENSMB Master or Slave mode

O, OPEN

SMBUS clock input pin is enabled.

Drain

Clock output when loading EEPROM configuration (master mode).

SDA

49

I, LVCMOS,

ENSMB Master or Slave mode

O, OPEN

The SMBus bi-directional SDA pin is enabled. Data input or open drain (pull-

Drain

down only) output.

AD0-AD3

54, 53, 47, 46

I, LVCMOS

ENSMB Master or Slave mode
SMBus Slave Address Inputs. In SMBus mode, these pins are the user set
SMBus slave address inputs.

READ_EN

26

I, 4-LEVEL,

When using an External EEPROM, a transition from high to low starts the

LVCMOS

load from the external EEPROM

ENSMB = 0 (PIN MODE)

EQA0, EQA1,

20, 19, 46, 47

I, 4-LEVEL,

EQA[1:0] and EQB[1:0] control the level of equalization on the input pins. The

EQB0, EQB1

LVCMOS

pins are active only when ENSMB is deasserted (low). The 8 channels are
organized into two banks. Bank A is controlled with the EQA[1:0] pins and
bank B is controlled with the EQB[1:0] pins. When ENSMB is high the SMBus
registers provide independent control of each channel. The EQB[1:0] pins are
converted to SMBUS AD2/ AD3 inputs.
See

DEMA0, DEMA1,

49, 50, 53, 54

I, 4-LEVEL,

DEMA[1:0] and DEMB[1:0] control the level of de-emphasis of the output

DEMB0, DEMB1

LVCMOS

driver when in Gen1/2 mode. The pins are only active when ENSMB is de-
asserted (low). The 8 channels are organized into two banks. Bank A is
controlled with the DEMA [1:0] pins and bank B is controlled with the
DEMB[1:0] pins. When ENSMB is high the SMBus registers provide
independent control of each channel. The DEMA[1:0] pins are converted to
SMBUS SCL/SDA and DEMB[1:0] pins are converted to AD0, AD1 inputs.
See

(1)

Notes:
LVCMOS inputs without the “Float” conditions must be driven to a logic low or high at all times or operation is not guaranteed.
Input edge rate for LVCMOS/FLOAT inputs must be faster than 50 ns from 10–90%.
For 3.3V mode operation, VIN pin = 3.3V and the "VDD" for the 4-level input is 3.3V.
For 2.5V mode operation, VDD pin = 2.5V and the "VDD" for the 4-level input is 2.5V.

4

Copyright © 2012, Texas Instruments Incorporated

Product Folder Links: