Intel 8XC196MD Benutzerhandbuch

10-7

For example, assume that F

XTAL

1

 equals 16 MHz and the value written to the PWM_PERIOD reg-

ister is FFH, thus the desired period of the PWM output waveform is 8.19 ms. If
PWMx_CONTROL equals 8AH (138 decimal), the pulsewidth is held high for 4.42 ms (and low
for 3.77 ms) of the total 8.19 ms period, resulting in a duty cycle of approximately 54%.

You can read the PWM_COUNT register to find the current value of the down-counter (see Fig-
ure 10-5).

Address:

Reset State:

Table 10-2 on page

10-3

00H

The PWM control (PWM

x

_CONTROL) register determines the duty cycle of the PWM 

x

 channel. A 

zero loaded into this register causes the PWM to output a low continuously (0% duty cycle).  An FFH in 
this register causes the PWM to have its maximum duty cycle (99.6% duty cycle).

PWM Duty Cycle

7:0

PWM Duty Cycle

This register controls the PWM duty cycle.  A zero loaded into this register causes the 
PWM to output a low continuously (0% duty cycle).  An FFH in this register causes the 
PWM to have its maximum duty cycle (99.6% duty cycle).