Renesas rl78 User Manual

 

RL78/G1A 

 

CHAPTER  11   A/D  CONVERTER 

R01UH0305EJ0200  Rev.2.00 

 

 

354  

Jul 04, 2013 

(3) 8-bit resolution mode (ADTYP = 1)  When there is no stabilization wait time  

(software trigger mode/hardware trigger no-wait mode) 

Conversion Time Selection 

A/D Converter Mode Register 0 

(ADM0) 

AV

DD

 = 1.6 to 3.6 V AV

DD

 = 1.6 to 3.6 V AV

DD

 = 1.8 to 3.6 V  AV

DD

 = 2.4 to 3.6 V AV

DD

 = 2.7 to 3.6 V

FR2 FR1 FR0 LV1  LV0 

Mode Conversion 

Clock (f

AD

) 

Number of 

Conversion 

Clock 

Conversion 

Time 

f

CLK 

= 1 MHz f

CLK 

= 4 MHz f

CLK 

= 8 MHz  f

CLK 

= 16 MHz f

CLK 

= 32 MHz

0 0 0 

f

CLK

/32 1312/f

CLK

Setting 

prohibited

41 

μs

 

0 0 1 

f

CLK

/16 656/f

CLK

Setting 

prohibited 

41 

μs

 

20.5 

μs

0 1 0 

f

CLK

/8 328/f

CLK

41 

μs

 

20.5 

μs

10.25 

μs

0 1 1 

f

CLK

/6 246/f

CLK

30.75 

μs

  15.375 

μs

7.6875 

μs

1 0 0 

f

CLK

/5 205/f

CLK

Setting 

prohibited

25.625 

μs

  12.8125 

μs

6.40625 

μs

1 0 1 

f

CLK

/4 164/f

CLK

41 

μs

 

20.5 

μs

 

10.25 

μs

5.125 

μs

1 1 0 

f

CLK

/2 82/f

CLK

Setting 

prohibited

20.5 

μs

10.25 

μs

  5.125 

μs

2.5625 

μs

1 1 1 

0 0 

Normal 

1 

f

CLK

/1 

41 f

AD 

(number 

of 

sampling 

clock: 

11 f

AD

) 

41/f

CLK

41 

μs

 

10.25 

μs

5.125 

μs

  2.5625 

μs

Setting 

prohibited

0 0 0 

f

CLK

/32 1696/f

CLK

Setting 

prohibited

53 

μs 

0 0 1 

f

CLK

/16 848/f

CLK

Setting 

prohibited 

53 

μs 26.5 

μs 

0 1 0 

f

CLK

/8 424/f

CLK

53 

μs

 26.5 

μs 13.25 

μs 

0 1 1 

f

CLK

/6 318/f

CLK

39.75 

μs

 19.875 

μs

9.9375 

μs

1 0 0 

f

CLK

/5 265/f

CLK

Setting 

prohibited

33.125 

μs

  16.5625 

μs 8.28125 μs

1 0 1 

f

CLK

/4 212/f

CLK

53 

μs

 

26.5 

μs

 13.25 

μs 6.625 

μs 

1 1 0 

f

CLK

/2 106/f

CLK

Setting 

prohibited

26.5 

μs

13.25 

μs

 6.625 

μs 3.3125 

μs

1 1 1 

0 1 

Normal 

2 

f

CLK

/1 

53 f

AD 

(number 

of 

sampling 

clock: 

23 f

AD

) 

53/f

CLK

53 

μs

 

13.25 

μs

6.625 

μs

 3.3125 

μs

Setting 

prohibited

0 0 0 

f

CLK

/32 2016/f

CLK

Setting 

prohibited

63 

μs 

0 0 1 

f

CLK

/16 1008/f

CLK

Setting 

prohibited 

63 

μs 31.5 

μs 

0 1 0 

f

CLK

/8 504/f

CLK

63 

μs 31.5 

μs 15.75 

μs 

0 1 1 

f

CLK

/6 378/f

CLK

47.25 

μs 23.625 

μs

11.8125 

μs

1 0 0 

f

CLK

/5 315/f

CLK

Setting 

prohibited

39.375 

μs 19.6875 

μs 9.84375 μs

1 0 1 

f

CLK

/4 252/f

CLK

63 

μs

 31.5 

μs 15.75 

μs 7.875 

μs 

1 1 0 

f

CLK

/2 126/f

CLK

Setting 

prohibited

31.5 

μs

 15.75 

μs 7.875 

μs 3.9375 

μs

1 1 1 

1 0 Low-

voltage 1 

f

CLK

/1 

63 f

AD 

(number 

of 

sampling 

clock: 

33 f

AD

) 

63/f

CLK

63 

μs

 

15.75 

μs

7.875 

μs 3.9375 

μs

Setting 

prohibited

0 0 0 

f

CLK

/32 6944/f

CLK

Setting 

prohibited

217 

μs 

0 0 1 

f

CLK

/16 3472/f

CLK

Setting 

prohibited 

217 

μs 108.5 

μs 

0 1 0 

f

CLK

/8 1736/f

CLK

217 

μs 108.5 

μs 54.25 

μs 

0 1 1 

f

CLK

/6 1302/f

CLK

162.75 

μs 81.375 

μs

40.6875 

μs

1 0 0 

f

CLK

/5 1085/f

CLK

Setting 

prohibited

135.625 

μs 67.8125 μs 33.90625 μs

1 0 1 

f

CLK

/4 868/f

CLK

217 

μs 108.5 

μs 54.25 

μs 27.125 

μs 

1 1 0 

f

CLK

/2 434/f

CLK

Setting 

prohibited

108.5 

μs 54.25 

μs 27.125 

μs

13.5625 

μs

1 1 1 

1 1 Low-

voltage 2 

f

CLK

/1 

217 f

AD 

(number 

of 

sampling 

clock: 

187 f

AD

)

217/f

CLK

217 

μs 54.25 

μs 27.125 

μs 13.5625 

μs Setting 

prohibited

Note  When using ANI16 to ANI30, setting this value is prohibited. 

<R>