Renesas rl78 User Manual

 

RL78/G1A 

CHAPTER  30   ELECTRICAL  SPECIFICATIONS  (G:  INDUSTRIAL  APPLICATIONS  T

A

  =  

−40  to  +105°C) 

R01UH0305EJ0200  Rev.2.00 

 

 

921  

Jul 04, 2013 

−40 to +105°C, AV

≤ V

≤ 3.6 V, 2.4 V ≤ EV

≤ V

≤ 3.6 V, V

Items Symbol 

Conditions MIN. 

TYP. 

MAX.

Unit

2.7 V 

≤ V

DD

 

≤ 3.6 V 0.03125 

 

1 

μs 

Main system 
clock (f

MAIN

) 

operation 

HS (high-speed 
main) mode 

2.4 V 

≤ V

DD

 < 2.7 V

0.0625 

 

1 

μs 

Subsystem clock (f

SUB

) 

operation 

2.4 V 

≤ V

DD

 

≤ 3.6 V

28.5 

30.5 

31.3 

μs 

2.7 V 

≤ V

DD

 

≤ 3.6 V 0.03125 

 

1 

μs 

Instruction cycle (minimum 
instruction execution time) 

T

CY

 

In the self 
programming 
mode 

HS (high-speed 
main) mode 

2.4 V 

≤ V

DD

 < 2.7 V

0.0625 

 

1 

μs 

2.7 V 

≤ V

DD

 

≤ 3.6 V 

1.0 

 

20.0 

MHz

f

EX

 

2.4 V 

≤ V

DD

 < 2.7 V 

1.0 

 

16.0 

MHz

External system clock 
frequency 

f

EXS

  

32  35 

kHz 

2.7 V 

≤ V

DD

 

≤ 3.6 V 

24  

 

 

ns 

t

EXH

, t

EXL 

2.4 V 

≤ V

DD

 < 2.7 V 

30 

 

 

ns 

External system clock input 
high-level width, low-level 
width 

t

EXHS

, t

EXLS

  

13.7 

 

 

μs 

TI00, TI01, TI03 to TI07 
input high-level width,  
low-level width 

t

TIH

, t

TIL

  

1/f

MCK

+10  

  ns

2.7 V 

≤ EV

DD0

 

≤ 3.6 V 

 

 

8 

MHz

TO00, TO01, TO03 to TO07 
output frequency 

f

TO

 

HS (high-speed main) 
mode 

2.4 V 

≤ EV

DD0

 < 2.7 V 

 

 

4 

MHz

2.7 V 

≤ EV

DD0

 

≤ 3.6 V 

 

 

8 

MHz

PCLBUZ0, PCLBUZ1 
output frequency 

f

PCL

 HS 

(high-speed 

main) 

mode 

2.4 V 

≤ EV

DD0

 < 2.7 V 

 

 

4 

MHz

INTP0 2.4 

V 

≤ V

DD

 

≤ 3.6 V 

1 

 

 

μs 

Interrupt input high-level 
width, low-level width 

t

INTH

, t

INTL

 

INTP1 to INTP11 

2.4 V 

≤ EV

DD0

 

≤ 3.6 V 

1 

 

 

μs 

Key interrupt input high-
level width, low-level width 

t

KR

 

KR0 to KR9 

2.4 V 

≤ EV

DD0

 

≤ 3.6 V,  

2.4 V 

≤ AV

DD0

 

≤ 3.6 V 

250    ns 

RESET low-level width 

t

RSL

  

10    

μs 

Note  The following conditions are required for low-voltage interface when EV

DD0

 < V

DD

. 

2.4 V 

≤ EV

DD0

 < 2.7 V : MIN. 125 ns 

Remark  f

MCK

: Timer array unit operation clock frequency 

(Operation clock to be set by the CKS0n bit of timer clock select register 0 (TPS0) and timer mode register 0n 

(TMR0n).  n: Channel number (n = 0 to 7))