Sun X4100 0915ALEB30-HD 0915ALEB30 User Manual

Sun Microsystems, Inc.

Chapter 3

CPU Architecture

The Sun Fire X4100 M2 and X4200 M2 servers support one boot and one optional  Dual-Core AMD Opteron Series 2200 processor. The 

base processor is inserted in physical position CPU0 (the right side socket on the motherboard when viewed from the front of the sys-

tem). In a dual processor configuration, the CPUs must be of the same model/speed and stepping version. In a single processor con-

figuration, a HT Bridge must be inserted in CPU1 socket in order to ensure HyperTransport continuity between CPU0 and the rest of 

the IO.

Each processor contains an integrated memory controller supporting a 128-bit wide path to memory and three 16x16-bit HyperTrans-

port links. Each HyperTransport link runs at speeds up to 1 GHz and is clocked on both edges of the clock pulse, allowing for a maxi-

mum of 4 GB/sec. (2 gigatransfers/sec., 2 bytes wide) throughput in each direction (8 GB/sec. aggregate data rate bidirectionally). 

Memory support is for registered DDR2-667 SDRAM DIMMs, four DIMM slots per CPU, accessed in pairs with an available memory 

bandwidth up to 10.7 GB/sec. (with PC2-5300) per processor. Memory capacity scales with the number of processors. Therefore, 

memory attached to an unpopulated processor socket is unaddressable. As a result, a single processor machine can support a maxi-

mum of four DIMMs. A dual CPU server supports a maximum of eight DIMMS or 32 GB (8 x 4 GB) of memory. 

Next Generation AMD Opteron Processor

Features of the AMD Opteron processor in the Sun Fire X4100 M2 and X4200 M2 servers include:  

• 1 or 2 Dual-Core  AMD Opteron 2200 Series processors
• x64 architecture (64-bit extensions) with AMD Direct Connect Architecture using HyperTransport Technology
• Native support for 32-bit x86 ISA, SSE, SSE2, MMX, and 3DNow! 
• Three HyperTransport links supporting up to 8 GB/sec. of direct inter-processor and I/O bandwidth
• ECC protection for L1 data cache, L2 unified cache, and DRAM with hardware scrubbing of all ECC protected arrays
• CPU L1 Instruction cache: 64KB 2-way associative, parity protected with advanced branch prediction
• CPU L1 Data cache: 64KB 2-way associative, ECC protected
• Two 64-bit operations per cycle, 3-cycle latency
• CPU L2 cache: 1MB 16-way associative, ECC protected
• Exclusive cache architecture storage, in addition to L1 caches
• 256 TB of memory address space

                                                                                                                                                            12 of 45