Texas Instruments DM648 DSP User Manual

1.1

Purpose of the Peripheral

1.2

1.3

Functional Block Diagram

1.4

Industry Standard(s) Compliance Statement

2.1

Clock Control

2.2

Memory Map

2.3

Signal Descriptions

2.4

Protocol Description(s)

2.5

Memory Width and Byte Alignment

2.6

Address Mapping

2.7

DDR2 Memory Controller Interface

2.8

Refresh Scheduling

2.9

Self-Refresh Mode

2.10

Reset Considerations

2.11

DDR2 SDRAM Memory Initialization

2.12

Interrupt Support

2.13

EDMA Event Support

2.14

Emulation Considerations

3.1

Connecting the DDR2 Memory Controller to DDR2 SDRAM

3.2

Configuring DDR2 Memory Controller Registers to Meet DDR2 SDRAM Specifications

4.1

Module ID and Revision Register (MIDR)

4.2

DDR2 Memory Controller Status Register (DMCSTAT)

4.3

SDRAM Configuration Register (SDCFG)

4.4

SDRAM Refresh Control Register (SDRFC)

4.5

SDRAM Timing 1 Register (SDTIM1)

4.6

SDRAM Timing 2 Register (SDTIM2)

4.7

Burst Priority Register (BPRIO)

4.8

DDR2 Memory Controller Control Register (DMCCTL)

SPRUEK5A – October 2007

3