Fujitsu FR81S User Manual

CHAPTER 36: EXTERNAL BUS INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : EXTERNAL BUS INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

15 

[bit11, bit10] CSWR[1:0] (CSnX to WRnX setup cycle) : CSnX to WRnX Setup Cycle 

CSWR[1:0] configures the write access CSnX to WRnX setup cycles which set the period until WRnX is 

asserted after CSnX is asserted. 

In order to correctly establish the protocol when address/data multiplex bus is configured (ACR.BSTY=1), 

set the AWR parameters to satisfy the following conditions. 

ACS + CSRD 

≥ 

1 and ACS + CSWR 

≥

1 

CSWR[1:0] 

CSnX → WRnX Setup extension cycle 

00 

0 cycle (AWR0 Initial value) 

01 

1 cycle 

10 

2 cycles 

11 

3 cycles 

 

[bit9, bit8] WRCS[1:0] (WRnX to CSnX hold cycle) : WRnX to CSnX Hold Cycle 

WRCS[1:0] configures the write access WRnX to CSnX hold cycles which set the period until CSnX is 

negated after WRnX is negated.

 

WRCS[1:0] 

WRnX → CSnX hold extension cycle   

00 

0 cycle (AWR0 Initial value) 

01 

1 cycle 

10 

2 cycles 

11 

3 cycles 

 

[bit7, bit6] ADCY[1:0] (ADdress CYcle) : Address Output Extension Cycle Count 

ADCY[1:0] sets the number of extension cycles for outputting addresses to the data bus during access to CS 

areas configured with address/data multiplexed bus type. The settings of these bits are only valid when the 

bus type is set to address/data multiplexed. 

In order to correctly establish the protocol when ADCY is set to 1 or higher, set the AWR parameters to 

satisfy the following conditions. 

ADCY + 1 

≤ 

ACS + CSRD and ADCY + 1 

≤

 ACS + CSWR 

ADCY[1:0] 

Number of address output extension cycles during address/data 

multiplexing 

00 

0 cycle (AWR0 Initial value) 

01 

1 cycle 

10 

2 cycles 

11 

3 cycles 

 

MN705-00010-1v0-E

1214