Fujitsu FR81S User Manual

CHAPTER 36: EXTERNAL BUS INTERFACE 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : EXTERNAL BUS INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

22 

This section shows the external bus signal protocol. 

This section shows the protocol for read access using an address/data split bus.   

Figure 5-1 Address/data split bus (Read operation example)   

 

 



 Operating example description 

"L" is output to ASX for 1 cycle to indicate that access is starting from this cycle. A00 to A21 

indicate the address information of the access destination for this cycle. 

After the configured count has finished from the access starting, "L" is output to CSnX (n= 0 to 3) 

continually until the access is complete. Devices on the external bus need to perform processing for the 

access only within the period where CSnX="L". 

"L" is output to RDX after the configured count from when CSnX="L" output is started. External 

bus devices are required to return read data to D16 to D31 within the strobe period indicated by RDX="L". 

The output to RDX returns to "H" after the configured count finishes after output of RDX="L" 

begins. STU fetches data from D16 to D31 to the internal buffer at the rising edge for the last SYSCLK 

within the period RDX=L. 

The output of CSnX returns to "H" after the configured count finishes from when RDX returns to 

"H", and the read access finishes. In this example, CSnX returns to "H" when this cycle ends and the read 

access finishes. 

A0

 

D0

 

cycle no.

 

SYSCLK

 

ASX

 

A00 to A21

 

CSnX

 

(n=0,1,2,3)

 

RDX

 

H:

 

Dxx is input

 

L:

 

D

 

x

 

x

 

7

 

0

 

6

 

5

 

4

 

3

 

2

 

1

 

Dxx is output

 

MN705-00010-1v0-E

1221