Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

48 

The serial control register (SCR) allows you to disable/enable transmission/reception interrupts, 

disable/enable transmission idle interrupt, disable/enable transmission and reception. Setup for connecting 

SPI and CSIO reset are also allowed. 



 SCRn(n=0 to 11) : Address Base addr + 00

 

7 

6 

5 

4 

3 

2 

1 

0 

bit 

UPCL 

MS 

SPI 

RIE 

TIE 

TBIE 

RXE 

TXE 

 

0 

0 

0 

0 

0 

0 

0 

0 

Initial value 

R0,W 

R/W 

R/W 

R/W 

R/W 

R/W 

R/W 

R/W 

Attribute 

 

Bit name 

Function 

bit7  UPCL: 

Programmable clear bit 

This bit initializes the internal state of CSIO. 

 

When this bit is set to "1": 

⋅

  Directly reset CSIO (software reset). In this case, the register settings 

will be retained. Note that any active transmission or reception will be 

cut off immediately. 

⋅

  Baud rate generator restarts by reloading the setting value of the BGR 

register. 

⋅

  All the transmissions/receptions and status interrupt factors (SSR:TDRE, 

TBI, RDRF, ORE, TINT, CSE) will be initialized. 

When this bit is set to "0": No effect on the operation. 

A read always results in "0". 

Notes: 

⋅

  Execute a programmable clear after disabling interrupts. 

⋅

  When using FIFO, disable FIFO (FCR0:FE2, FE1=0) before you execute 

a programmable clear. 

bit6  MS: 

Master/slave function select 

bit 

This bit selects master or slave mode. 

When this bit is set to "0": Master mode 

When this bit is set to "1": Slave mode 

Notes: 

⋅

  If SMR:SCKE=0 when the slave mode is selected, an external clock will 

be input directly. 

⋅

  Set this bit when transmission and reception are disabled 

(TXE=RXE=0). 

⋅

  After MS bit is set, set reception enable (RXE=1). 

MN705-00010-1v0-E

1361