Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

50 

The serial status register (SSR) allows you to check the status of transmission/reception and the reception 

error flag as well as to clear the reception error flag. 



 SSRn(n=0 to 11) : Address Base addr + 02

 

7 

6 

5 

4 

3 

2 

1 

0 

bit 

REC  Reserved 

ES 

AWC 

ORE 

RDRF 

TDRE 

TBI 

 

0 

- 

0 

0 

0 

0 

1 

1 

Initial value 

R0,W  RX,W0  RX,WX  RX,WX  R,WX 

R,WX 

R,WX 

R,WX 

Attribute 

 

Bit name 

Function 

bit7  REC: 

Reception error flag clear 

bit 

This bit clears ORE flag of the serial status register (SSR). 

⋅

  To clear an error flag, write "1" to this bit. 

⋅

  Writing "0" does not affect anything. 

A read always results in "0". 

bit6  Reserved bit 

When read: Reads “0”. 

When written: Always write “0”. 

bit5  ES:   

Endian selection bit 

In the cases below, select whether access is made from lower bit of 

transmission/reception data or from upper bit. 

⋅

  Access width for transmission data register (TDR) and reception data 

register (RDR) is 16 bits (AWC=0) 

⋅

  Data length is 20, 24, or 32 bits 

⋅

  "0" is set: Access from lower bit 

⋅

  "1" is set: Access from upper bit 

Note: 

This bit can be changed only if transmission/reception is disabled 

(SCR:TXE=RXE=0) and TDR and RDR are empty (SSR:TDRE=1, 

SSR:RDRF=0). 

bit4  AWC:   

Access width control bit 

This bit is used to select 16-bit or 32-bit accesses for accessing transmission 

data register (TDR) or reception data register (RDR). 

⋅

  "0" is set: 16-bit access 

⋅

  "1" is set: 32-bit access 

Note: 

This bit can be changed only if transmission/reception is disabled 

(SCR:TXE=RXE=0) and TDR and RDR are empty (SSR:TDRE=1, 

SSR:RDRF=0). 

bit3  ORE: 

Overrun error flag bit 

"0" Read: No overrun error 

"1" Read: There is an overrun error 

 

⋅

  If an overrun error occurs while a reception is in progress, this bit will be 

set to "1". To clear this bit, write "1" to the REC bit of the serial status 

register (SSR). 

⋅

  When the ORE bit and SCR:RIE bit are set to "1", a reception interrupt 

request will be output. 

⋅

  If this flag is set, data contained in the receive data register (RDR) 

becomes invalid. 

⋅

  When this flag is set while using the reception FIFO, the reception FIFO 

enable bit will be cleared. As a result, the reception data will not be 

stored in the reception FIFO. 

MN705-00010-1v0-E

1363