Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

72 

 

CS2L3 

CS2L2 

CSL1 

CS2L0 

Serial chip select pin 2 

Data length select bits 

0 

0 

0 

0 

8-bit length 

0 

0 

0 

1 

5-bit length 

0 

0 

1 

0 

6-bit length 

0 

0 

1 

1 

7-bit length 

0 

1 

0 

0 

9-bit length 

0 

1 

0 

1 

10-bit length 

0 

1 

1 

0 

11-bit length 

0 

1 

1 

1 

12-bit length 

1 

0 

0 

0 

13-bit length 

1 

0 

0 

1 

14-bit length 

1 

0 

1 

0 

15-bit length 

1 

0 

1 

1 

16-bit length 

1 

1 

0 

0 

20-bit length 

1 

1 

0 

1 

24-bit length 

1 

1 

1 

0 

32-bit length 

⋅

  Settings other than those listed above are prohibited. 

⋅

  These bits can be changed only when transmission and reception are disabled (SCR:TXE=RXE="0"). 

⋅

  In the slave mode (SCR:MS="0"), setting these bits has no effect. 

⋅

  When data format of chip select is disabled (ESCR:CSFE="0"), setting these bits has no effect. 

 

[bit7] CS1CSLVL: Serial chip select level setting bit for chip select 1 

If data format of chip select is enabled (ESCR:CSFE="1"), this bit is used to select the level when the serial 

chip select pin 1 is inactive.

 

CS1CSLVL 

Serial chip select pin 1 

Serial chip select setting bit 

0 

Inactive level set to "L" 

1 

Inactive level set to "H" 

⋅

  This bit can be changed only when transmission and reception are disabled (SCR:TXE=RXE="0"). 

⋅

  In the slave mode (SCR:MS="0"), setting this bit has no effect. 

⋅

  When data format of chip select is disabled (ESCR:CSFE="0"), setting this bit has no effect. 

 

[bit6] CS1SCINV: Serial clock invert bit for chip select 1 

If data format of chip select is enabled (ESCR:CSFE="1"), this bit is used to set the serial clock format 

when the serial chip select pin 1 is active. 

When this bit is set to "0": 

⋅

  Serial clock output mark level is set to "H". 

⋅

  Transmission data is output in synchronization with a falling edge of the serial clock in the normal 

transfer while it is output in synchronization with a rising edge of the serial clock in the SPI transfer. 

⋅

  Reception data is sampled at a rising edge of the serial clock in the normal transfer while it is sampled at 

a falling edge of the serial clock in the SPI transfer. 

 

When this bit is set to "1": 

⋅

  Serial clock output mark level is set to "L". 

MN705-00010-1v0-E

1385