Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

84 

The serial status register (SSR) allows you to check the status of transmission/reception and the reception 

error flag and to detect the LIN break field as well as to clear the reception error flag. 



 SSRn(n=0 to 11) : Address Base addr + 02

 

7 

6 

5 

4 

3 

2 

1 

0 

bit 

REC  Reserved  LBD 

FRE 

ORE 

RDRF 

TDRE 

TBI 

 

0 

- 

0 

0 

0 

0 

1 

1 

Initial value 

R0,W  RX,WX  R(RM1),

W 

R,WX 

R,WX 

R,WX 

R,WX 

R,WX 

Attribute 

 

Bit name 

Function 

bit7  REC: 

Reception error flag clear 

bit 

This bit clears the FRE and ORE flags of the serial status register (SSR). 

⋅

  To clear an error flag, write "1" to this bit. 

⋅

  Writing "0" does not affect anything. 

A read always results in "0". 

bit6  Reserved bit 

Read: The value is indefinite. 

Write: No effect on operation. 

bit5  LBD: 

LIN break field detection 

flag bit 

This bit indicates that LIN break field is detected. 

When data with 11 or greater bits of "0" is input to serial input (SIN), LBD 

bit is set to "1". In this case, when "1" is set to the LIN break field interrupt 

enable bit (LBIE), a status interrupt will be generated. 

(When read) 

"1": LIN break field is detected. 

"0": LIN break field Is not detected. 

(When written) 

"0" is written: LBD bit will be cleared. 

"1" is written: No effect. 

Note: 

⋅

  When a read-modify-write instruction is used, "1" will be read. 

bit4  FRE: 

Framing error flag bit 

"0" Read: No framing error 

"1" Read: There is a framing error 

 

⋅

  If a framing error occurs while a reception is in progress, this bit will be 

set to "1". To clear this bit, write "1" to the REC bit of the serial status 

register (SSR). 

⋅

  When the FRE bit and RIE bit are set to "1", a reception interrupt request 

will be output. 

⋅

  If this flag is set, data contained in the receive data register (RDR) 

becomes invalid. 

⋅

  When this flag is set while using the reception FIFO, the reception FIFO 

enable bit will be cleared. As a result, the reception data will not be 

stored in the reception FIFO. 

MN705-00010-1v0-E

1397