Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

123 

Bit name 

Function 

bit1  TDRE: 

Transmission data empty 

flag bit 

"0" Read: Transmit data register (TDR) contains data. 

"1" Read: Transmit data register (TDR) is empty. 

 

⋅

  The flag indicates the state of the transmit data register (TDR). 

⋅

  When the TDRE bit and the SMR:TIE bit are set to "1", a transmission 

interrupt request will be output. 

⋅

  When a transmit data is written to TDR, this flag turns to "0", which 

indicates that a valid data exists in the TDR. Once a transmission starts 

after data being loaded to the transmit shift register, the bit will be set to 

"1", which indicates that the TDR does not contain any valid data. 

⋅

  Writing "1" to TSET bit on the serial status register (SSR) results in a 

setting. Use this flag for setting "1" to the TDRE bit when detecting an 

arbitration lost or a bus error. 

bit0  TBI: 

Transmission bus idle flag 

bit (Only the DMA mode 

enabled is effective.)   

"0" is read: Transmitting 

"1" is read: Not transmitting 

 

This bit is a bit that shows that I

2

C doesn't do the transmission operation 

when the DMA mode is enabled (DMA=1). When SCL is made "L", and 

the TBI bit becomes "0" when the TBI bit becomes "1" in the 2nd or 

subsequent byte in DMA mode permission (DMA=1), the state of "L" of 

SCL is released. 

Set condition of TBI bit:   

<8th bit> 

(1)  In the 2nd or subsequent byte, the SSR:TDRE bit is "1" while WSEL is 

"1" and the master operating 

(2)  In the 2nd or subsequent byte, the SSR:TDRE bit is "1" while WSEL is 

"1" and the slave transmitting 

 

<9th bit> 

(1)  The SSR:TDRE bit is "1" while reservation address is not detected in 

the first byte and the master is operating 

(2)  In the 2nd or subsequent byte, the SSR:TDRE bit is "1" while WSEL is 

"0" and the master operating 

(3)  In the 2nd or subsequent byte, the SSR:TDRE bit is "1" while WSEL is 

"0" and the slave transmitting 

 

<Other> 

When transmission buffer empty flag set bit (TSET) is set to "1" 

 

Reset condition of TBI bit: 

When writing transmission data in transmission data register (TDR) 

 

When this bit is "1" and transmission bus idle interrupt is enabled 

(SCR:TBIE=1), this bit outputs the transmission interrupt request. 

When the DMA mode is disabled (DMA="0"), this bit becomes irregular. 

 

 

MN705-00010-1v0-E

1436