Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

5. Operation of UART 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

146 

When the transmission FIFO is used, an interrupt generation when the storage data value of the 

transmission FIFO is FTICR register (FTICR) setting value or less. 

When the transmission FIFO is used, the interrupt generation is decided depending on the FTICR register 

setting value. 

⋅

  When the storage data value of the transmission FIFO is FTICR register (FTICR) setting value or less, 

the FIFO transmission data request bit (FCR1:FDRQ) will be set to "1". 

⋅

  If FIFO transmission interrupt is enabled (FCR1:FTIE="1") at this time, a transmission interrupt will 

occur. 

⋅

  When required data is written to the transmission FIFO after the occurrence of a transmission interrupt, 

write "0" to the FIFO transmission data request bit (FCR1:FDRQ) to clear the interrupt request. 

⋅

  When the transmission FIFO is full, the FIFO transmission data request bit (FCR1:FDRQ) is set to "0". 

⋅

  The presence of data in the transmission FIFO can be checked by reading the FIFO byte register 

(FBYTE) or the transmission FIFO interrupt control register (FTICR). 

⋅

  When FBYTE=0x00 and FTICR=0x00, there is no data in the transmission FIFO. 

 

Figure 5-4 Timing of Transmission Interrupts When Using Transmission FIFO 

 

 

Transmission data

Writing to

transmission

FIFO (TDR)

FBYTE

FDRQ

TDRE

*1: FDRQ=1 is set because transmission FIFO is empty.

ST

SP

First byte

ST

SP

Second byte

ST

ST

Third byte

SP

SP

SP

Fourth byte

Fifth byte

0

0

0

1

1

2

2

1

1

Empty transmission data register *2

Clearing by

"0" writing

Generation of

transmission interrupt *1

Clearing by

"0" writing

Generation of

transmission interrupt *1

*2: TDRE=1 is set because there is no data in the transmission shift register and transmission buffer register.

MN705-00010-1v0-E

1459