Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

7. Operation of LIN Interface (v2.1) 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

248 

When the reception FIFO is used, an interrupt occurs after as much data as the FBYTE register (FBYTE) 

setting is received. 



 Reception Interrupts when Using Reception FIFO and Flag Setting Timing 

The setting value of the FBYTE register determines the occurrence of an interrupt when the reception FIFO 

is used. 

⋅

  After as much data as the transfer count setting of the FBYTE register is received, the reception data full 

flag of the serial status register (SSR:RDRF) is set to "1". If the reception interrupt is enabled (SCR:RIE) 

at this time, a reception interrupt will be generated. 

⋅

  In the case where all the conditions below are met, when reception idle continues for more than 8 baud 

rate clocks, interrupt flag (SSR:RDRF) will be set to "1". 

⋅

  Reception FIFO idle detection enable bit (FCR:FRIIE) is "1" 

⋅

  Data count contained in the reception FIFO does not reach the transfer count 

If you read the RDR while the counter is counting 8 baud rate clocks, the counter will be reset to 0 and start 

counting 8 clocks again. When reception FIFO is disabled, the counter will be reset to "0". When the 

reception FIFO is enabled while any data is left the reception FIFO, counting will be started once again. 

⋅

  If the receive data (RDR) is read until the reception FIFO is empty, the reception data full flag 

(SSR:RDRF) will be cleared. 

⋅

  When the reception-enabled data count indication has shown the FIFO capacity, receiving the next data 

will generate an overrun error (SSR:ORE=1). 

MN705-00010-1v0-E

1561