Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

7. Operation of LIN Interface (v2.1) 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

306 

⋅

  The noise filter (The serial data input is sampled three times with the bus clock and decision by majority) 

is built into. However, please design the board so that the noise should not pass this filter or 

communicate by noise passing so as not to become a problem (For instance, when the noise error is 

detected by adding checksum at the end of data, data is retransmitted.). 

⋅

  It becomes impossible to receive by making the edge invalidity etc. when the falling edge of the serial 

data is detected at the same time as the sampling point of the stop bit or before 1 to 2 bus clocks when 

reception. When the frame is continuously output, the interval of the frame is recommended to be 

opened.   

⋅

  The checksum value of the response reception is not stored in the RDR register when the assist mode 

operates. 

⋅

  The checksum value becomes the following when the LIN data length is set by 0 byte length 

(LAMCR:LDL3-0="0000"). 

⋅

  When the standard checksum is set (LAMCR:LCSTYP=0), the checksum value becomes 0xFF. 

⋅

  When the expanded checksum is set (LAMCR:LCSTYP=1), the checksum value becomes reversing 

ID Field. 

 



 LIN Break Field reception processing assist mode 

After LIN Break Field is detected (SSR:LBD=1), the following procedures are needed for the LIN frame of 

retransmitted LIN Break Field when the assist mode is processed (SSR:RDRF=1 or SCR:TXE=1 or 

SSR:TBI=0). 

⋅

  First of all, reception prohibition setting (SCR:RXE=0) and transmission prohibition setting 

(SCR:TXE=0) are done. 

⋅

  The reception data before it reception it again is clear. 

⋅

  When reception FIFO is used, the reception FIFO is reset (FCR0:FCL1=1 or FCR0:FCL2=1) after 

reception FIFO operation is prohibited (FCR0:FE1=0 or FCR0:FE2=0). 

⋅

  Then, to clear the reception data register, the RDR register is read. 

⋅

  The transmission data before it reception it again is clear. 

⋅

  When transmission FIFO is used, the transmission FIFO is reset (FCR0:FCL1=1 or FCR0:FCL2=1) 

after transmission FIFO operation is prohibited (FCR0:FE1=0 or FCR0:FE2=0). 

⋅

  Then, the transmission data register clear is executed (LAMCR:LTDRCL=1), and the state is made 

the transmission bus idle. 

⋅

  When the automatic header reception in the LIN assist mode completes, the LAMSR:LAHC bit is set to 

"1". Moreover, please confirm neither the LIN parity error nor the framing error has been detected with 

ID Field. 

⋅

  Please set the LIN data length setting bit (LAMCR:LDL3-0) when ID Field is normally receive. 

⋅

  The processing is as follows equal to preceding clause "From ID Field reception to DATA Field 

transmission/reception". 

 

⋅

  When LIN Break Field is reception, the framing error is detected before LIN Break Field is detected 

when reception enable setting (SCR:RXE=1) is done. However, it operates normally without stopping 

the header reception. 

⋅

  In the assist mode (LAMCR:LAMEN), the framing error is detected at "L" level of the tenth bit of new 

LIN Break Field regardless of reception prohibition setting (SCR:RXE=0) when new LIN Break is 

transmitted continuously from the master between from the detection of LIN Break Field to the ID Field 

reception completion. However, it operates normally without stopping the header reception. 

 

 

 

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