Fujitsu FR81S User Manual

CHAPTER 40: MULTI-FUNCTION SERIAL INTERFACE 

 

 

7. Operation of LIN Interface (v2.1) 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : MULTI-FUNCTION SERIAL INTERFACE 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

321 

Figure 7-78 Example of a Flowchart in LIN Communication Slave Mode 

  (Assist mode, Using FIFO) 

start

LIN checksum type setting（LAMCR:LCSTYP）

LIN Data length setting（LAMCR:LDL3-0）

No framing error, overrun error,

ID parity error ?

YES

Reception ID value reading（LAMRID）

Initial setting 1：
  operation mode 3 setting（SMR:MD2-0=3）, slave mode setting（SMR:MS=1）, serial data output enable（SMR:SOE=1）、
　

baud rate setting（BGR）, LIN Break interrupt disable（ESCR:LBIE=0）, Sync Field interrupt disable（SACSR:SFDE=0）、

　

automatic baud rate adjustment enable（SACSR:AUTE=1）, Sync Field upper limit/lower limit value setting（SFUR、SFLR）、

　

LIN assist mode processing enable（LAMCR:LAMEN=1）, LIN ID register use enable（LAMCR:LIDEN=1）、

　

transmission FIFO=FIFO1, Reception FIFO=FIFO2 setting（FCR1:FSEL=0）, valid data length setting（FBYTE2=0、FBYTE1=0）

LAMSR:LAHC=1 

LIN automatic header 

complete  

Initial setting 2：
　

LIN automatic header transmission complete interrupt enable(LAMIER:LARHCIE=1), transmission bus idle interrupt disable setting（SCR:TBIE=0）、

　

LIN checksum operation complete interrupt enable（LAMIER:LCSCIE=1）、

　

transmission operation disable（SCR:TXE=0）, transmission interrupt disable（SCR:TIE=0）, reception operation disable（SCR:RXE=0）, 

  reception interrupt disable（SCR:RIE=0）, transmission FIFO=FIFO1 operation disable（FCR0:FE1=0）, reception FIFO=FIFO2 operation disable
（

FCR0:FE2=0）, transmission FIFO interrupt disable（FCR1:FTIE=0）, reception FIFO idle stat detect disable（FCR1:FRIIE=0）

Sync Field reception ?

Reception FIFO operation enable setting（FCR0:FE2=1）

(Note)

Detect and properly handle errors in each process.

Data reception ?

YES(reception)

NO(transmission)

N byte data reception（RDR（FIFO2））

Checksum reception

M byte data transmission（TDR（FIFO1））

M byte data reception

NO

Reception FIFO data  n byte reading（RDR（FIFO2））

Checksum reception

Checksum transmission

No LIN bus error, framing error ?

YES

YES

Transmission FIFO data  M byte seting（TDR（FIFO1））

Reception setting

（

SCR:RXE=1、SCR:RIE=1、

 SCR:TXE=0、SCR:TIE=0）

Reception complete

（

SCR:RXE=0、SCR:RIE=0、FCR0:FE2=0）

Interrupt clear（LAMSR:LCSC=0）

Transmission setting

（

SCR:TXE=1、SCR:TIE=0、

 SCR:RXE=0、SCR:RIE=1）

NO

No Framing error, overrun error,

checksum error ?

Interrupt clear（LAMSR:LAHC=0）

LAMSR:LCSC=1

Status interrupt

Transmission FIFO operation enable setting（FCR0:FE1=1）

NO

ID Field reception ?

YES

YES

Automatic baud rate adjustment processing

No LIN bus error,

Framing error ?

YES

NO

NO

NO

Error processing

LIN Break Field 

reception ?

YES

NO

Error processing

LIN Break Field 

reception ?

YES

NO

LIN Break Field reception ?

YES

NO

NO

Error processing

YES

LIN Break Field 

reception ?

No Framing error,

Overrun error ?

YES

NO

NO

Error processing

YES

LIN Break Field 

reception ?

NO

Error processing

YES

LIN Break Field 

reception ?

NO

NO

Error processing

YES

LIN Break Field 

reception ?

NO

Reception FIFO operation 

disable（FCR0:FE2=0)

LIN Break reception flag clear

（

SSR:LBD=0）

LIN Break reception processing(A)

LIN Break reception processing(B)

Transmission data(TDR)clear

（

LAMCR：LTDRCL=1)

LIN Break reception flag clear

（

SSR:LBD=0）

start

Reception disable

（

SCR:RXE=0、SCR:RIE=0）

Reception FIFO initialize

（

FCR0:FCL2=1)

end

Transmission disable

（

SCR:TXE=0、SCR:TIE=0）

Transmission FIFO operation 

disable（FCR0:FE1=0)

Transmission FIFO initialize

（

FCR0:FCL1=1)

start

end

Reception data(RDR)clear

（

RDR reading）

interrupt

interrupt

interrupt

interrupt

No LIN bus error, framing error, 

Checksum error ?

Transmission complete

（

SCR:TXE=0、SCR:TIE=0、FCR0:FE1=0）

Interrupt clear（LAMSR:LCSC=0）

LIN assist mode status register 

reading(LAMSR)

YES

LAMSR:LCSC=1

Status interrupt

LIN assist mode status register reading(LAMSR)

Software process

Hardware processing

Mark explanation

*1：setting order is necessary for register setting. 
　

[Procedure]

　　①

<initial value> 

　　②

Sync Field upper limit/lower limit value setting（SFUR、SFLR） 

　　③

automatic baud rate adjustment setting（SACSR:AUTE） 

　　④

serial timer enable setting（SACSRTMRE）

LIN Break reception 

processing(A)

LIN Break reception 

processing(A)

LIN Break reception 

processing(B)

LIN Break reception 

processing(B)

 

 

 

 

MN705-00010-1v0-E

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