Fujitsu FR81S User Manual

CHAPTER 44: 12-BIT A/D CONVERTER 

 

 

6. Notes 

 

FUJITSU SEMICONDUCTOR LIMITED 

 : 12-BIT A/D CONVERTER 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

118 

final activation channel of the continuous scan conversion is executed. 



 About the continuous scan conversion when the conversion count of each 

Please set the activation channel to which scan conversion execution enable by the conversion count 

specification to the repeat conversion mode. 

When the continuous scan conversion mode of the conversion count of each channel specification, the 

EOCF bit set to the final channel of the scan conversion is cleared to "0" immediately even if set in "1" 

because it is restarted from the top immediately after the scan conversion is completed. 

When the continuous scan conversion mode of the conversion count of each channel specification, when the 

same activation factor as scan conversion target is set to the activation channel that is larger than the final 

channel of continuous scan conversion, the activation channel that is larger than the final channel is 

evaluated once by the A/D activation arbitration of latter part after completing the final channel of the 

continuous scan conversion. 

When the stop scan conversion mode of the conversion count of each channel specification, when the same 

activation factor as scan conversion target is set to the activation channel that is larger than the final channel 

of stop scan conversion, the activation channel that is larger than the final channel can execute the A/D 

conversion only for the stop period. 

The release timing in the data protection state does not have the restriction for a data protection function 

effective. However, when the activation channel that does the scan conversion is a data protection state, the 

scan conversion stops until the data protection state is released. 



 About the setting of the sampling time and the compare time 

Please set the ST1, ST0/STCHn1, and the STCHn0 (n=00 to 47) bit to become 700ns(4.5V to 

5.5V)/1000ns(2.7V to 5.5V) or more at the sampling time. When the sampling time is set to 700ns/1000ns 

or less, a normal value of the analog conversion value might not be obtained. 

Please set the CT1 and the CT0 bit to become 700ns or more at the comparison time. When the compare 

time is set to 700ns or less, a normal value of the analog conversion value might not be obtained. 



 About the setting of the ADMD register and ADSTPCS 

Please rewrite bit of the A/D mode setting register (ADMD) and the sampling time setting register 

(ADSTPCS) when the A/D operation has stopped before conversion operation. 

 

MN705-00010-1v0-E

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