Fujitsu FR81S User Manual

CHAPTER 45: FLASH MEMORY 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : FLASH MEMORY 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

17 

The bit configuration of the flash control register is shown below. 

This register configures the access control to flash. 



 FCTLR : Address    0840

 

bit15 

bit14 

bit13 

bit12 

bit11 

bit10 

bit9 

bit8 

 

 

Reserved 

FWE 

Reserved 

FSZ[1:0] 

FAW[1:0] 

Initial value 

1 

0 

- 

- 

1 

0 

0 

0 

Attribute  R1,WX 

R/W 

RX,W0 

RX,W0 

R/W 

R/W 

R/W 

R/W 

 

 

bit7 

bit6 

bit5 

bit4 

bit3 

bit2 

bit1 

bit0 

 

 

FDSBL 

Reserved 

RDYF 

Reserved 

Initial value 

0 

- 

- 

0 

- 

- 

- 

- 

Attribute 

R/W 

RX,W0 

RX,W0 

R/W 

RX,W0 

RX,W0 

RX,W0 

RX,W0 

 

[bit15] Reserved 

This bit is reserved. This bit always reads out as "1". Writing has no effect on the operation. 

 

[bit14] FWE (Flash Write Enable) : Flash Write Enable 

It is the write enable bit to flash. Setting this bit configures CPU programming mode. Use the FSTR:FRDY 

bit to check whether or not writing is enabled. 

If this bit is set, the ECC error detection and data correcting function will be disabled for data fetching to 

the flash memory. 

FWE 

Description 

0 

Flash write disabled (Initial value) 

1 

Flash write enabled 

 

When writing to FLASH, instruction fetch from FLASH is disabled. 

 

[bit13, bit12] Reserved 

These bits are reserved. The read value is undefined. When writing, always write "0" to these bits. 

 

[bit11, bit10] FSZ[1:0] (Flash write access SiZe) : Flash write access size setting 

The FLASH write access size at CPU mode is specified. Be sure to write in the specified bit count of the 

access width. These two bits, bit11 and bit12, do not influence the reading access size. 32-bit Read is done 

to the FLASH macro whenever it is read. When the wait cycle is inserted by the FAW bit, it becomes 64-bit 

read access.   

 

MN705-00010-1v0-E

1938