Fujitsu FR81S User Manual

CHAPTER 45: FLASH MEMORY 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : FLASH MEMORY 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

18 

FSZ[1:0] 

Description 

00 

8-bit 

01/10/11 

16-bit 

 

[bit9, bit8] FAW[1:0] (FLASH Access Wait) : FLASH access / wait setting 

The wait cycle to the FLASH access at CPU mode is set. Because the reading time of the flash memory is 

12.5ns, when it accesses the flash memory at 80MHz or more, the access without waiting is impossible. 

It is indispensable to insert wait with these bits. Please set it to FAW=1(1wait) when you access it at 80MHz 

or more. 

Please set these bits before making the clock high-speed when you insert the wait cycle by FAW. Moreover, 

please set these bits after setting the clock low-speed when you delete the wait cycle.   

FAW[1:0] 

Description 

00 

0 cycle (Initial value) 

01 

1cycle 

10/11 

Setting is prohibited 

 

When 1 wait cycle is set by these bits, the wild register function cannot be used. Please make the core 

operation speed to 80MHz or less, and set value of the FAW bits to 2'b00(0cycle) when you use the wild 

register function. 

 

[bit7] FDSBL (Flash DiSaBLe) : Flash Disable directive 

This bit configures the Flash access disabled state (both reads and writes).   

FDSBL 

Description 

0 

Flash access Enable (Initial value) 

1 

Flash access Disable 

 

[bit6, bit5] Reserved 

Reserved bits. The read value is undefined. When writing, always write "0" to these bits. 

 

[bit4] RDYF (ReaDY Flag) : RDY negating instruction when branch is accessed 

The wait cycle insertion when the branch is access is directed. When the branch is accessed, the wait cycle 

is inserted when this bit is set to "1". The purpose of this is to match the processing cycle when branching. 

When the branch access is generated, the control at the wait cycle is made by an internal state of FLASH I/F 

when this bit is "0". If the cycle time is not necessary to be secured when the branch access is accepted, the 

wait cycle is not inserted. When it is necessary to secure the cycle time, the wait cycle is inserted.   

RDYF 

Description 

0 

It depends on the state of FLASH I/F 

(Initial value) 

1 

Wait cycle insert 

 

[bit3 to bit0] Reserved 

These bits are reserved. The read value is undefined. When writing, always write "0" to these bits. 

MN705-00010-1v0-E

1939