Fujitsu FR81S User Manual

CHAPTER 5: CLOCK 

 

 

4. Registers 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : CLOCK 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

18 

PCRDY=1 may be read immediately after changing PCEN=1 to 0.   

PLL enters the status of the oscillation enable regardless of the value of this bit while communicating the MDI 

in high-speed. 

 

[bit5] MCRDY (Main Clock ReaDY) : Main clock ready 

This bit shows the main clock (MCLK) status as follows. 

MCRDY 

Main clock (MCLK) status 

0 

Oscillation stops or in the oscillation stabilization wait status.

 

1 

It is in the oscillation stabilization status and available for the source clock.

   

This bit cannot select a main clock (MCLK) or a PLL/SSCG clock (PLLSSCLK) as the source clock when 

this bit is set to "0". 

The initial value of "1" for this bit means that it is oscillation stabilized at the first reset vector fetch after 

power-on reset, not that it is already oscillation stabilized immediately after power-on reset. 

MCRDY=1 may be read immediately after changing MCEN=1 to 0.   

The main clock enters the status of the oscillation enable regardless of the value of this bit while 

communicating the MDI in high-speed. 

 

[bit4 to bit2] (Reserved) 

 

[bit1, bit0] CKM[1:0] (ClocK Monitor) : Source clock display 

These bits show the source clock (SRCCLK) currently selected.   

CKM[1:0] 

Source selection 

00 

Division of main clock (MCLK) by 2 

01 

Division of main clock (MCLK) by 2 

10 

PLL/SSCG clock (PLLSSCLK) 

11 

Sub clock (SBCLK) 

MN705-00010-1v0-E

179