Fujitsu FR81S User Manual

CHAPTER 5: CLOCK 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : CLOCK 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

55 

The formula for calculating the clock frequency and the multiplication rate related to PLL/SSCG is as 

follows:   

(PLL/SSCG setting in Microcontroller unit) 

⋅

  PLL/SSCG input clock frequency = (main oscillation frequency) / (PLLCR.PDS[3:0] division ratio) 

⋅

  PLL multiplication rate = (CCPLLFBR.IDIV[6:0] FB input division ratio) 

SSCG multiplication rate = (CCSSFBR0.NDIV[5:0] FB input division ratio) × 

(CCSSFBR1.PDIV[4:0] FB input division ratio) 

⋅

  PLL macro oscillation clock frequency = (PLL/SSCG input clock frequency) × PLL multiplication 

rate 

SSCG macro oscillation clock frequency = (PLL/SSCG input clock frequency) × SSCG 

multiplication rate 

⋅

  PLL clock frequency = (PLL macro oscillation clock frequency) / (CCPSDIVR.PODS[2:0] division 

ratio) 

⋅

  SSCG clock frequency = (SSCG macro oscillation clock frequency) / (CCPSDIVR.SODS[2:0] 

division ratio) 

 

Figure 5-1 PLL Peripheral Block Diagram

 

 

 

 

Figure 5-2 SSCG Peripheral Block Diagram 

 

 

 

PLL/SSCG input clock, PLL/SSCG multiplication rate and PLL/SSCG macro oscillation clock must be set 

within the operating condition ranges for built-in PLL/SSCG in this series. For the operating condition ranges 

of PLL/SSCG, see the data sheet.   

SSCG 

CCPSDIVR. 

SODS[2:0] 

CCSSFBR0.NDIV[5:0]

 

× 

CCSSFBR1.PDIV[4:0] 

 

PLLCR. 

PDS[3:0] 

PLL 

CCPSDIVR. 

PODS[2:0] 

CCPLLFBR. 

IDIV[6:0] 

PLLCR. 

PDS[3:0] 

MN705-00010-1v0-E

216