Fujitsu FR81S User Manual

CHAPTER 5: CLOCK 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : CLOCK 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

65 

The clock gear begins (CCCGRCR0.GRSTR=1) 

↓ 

Verifies that the clock gear high-speed oscillation is stopped (CCCGRCR0.GRSTS[1:0]=10) 

↓ 

While selecting PLL/SSCG clock as the source clock (CMONR.CKM[1:0]=10) 

 

2.  PLL/SSCG clock→the main clock divided by 2   

While selecting PLL/SSCG clock as the source clock (CMONR.CKM[1:0]=10) 

↓ 

Clock gear begins (CCCGRCR0.GRSTR=1) 

↓ 

Verifies that the clock gear low-speed oscillation is stopped (CCCGRCR0.GRSTS[1:0]=00) 

↓ 

Switches the source clock to the main clock divided by 2 (CSELR.CKS[1:0]=10→00) 

↓ 

While selecting the main clock as the source clock (CMONR.CKM[1:0]=00) 

 

3.  the main clock divide by 2→sub clock 

While selecting the main clock divided by 2 as the source clock (CMONR.CKM[1:0]=01) 

↓ 

Sets the sub clock oscillation stabilization wait time (sets CSTBR.SOSW[2:0])   

–when sub oscillation is not enabled–   

↓ 

Clears the sub timer interrupt source (STIF=0) 

↓ 

(as necessary) sets sub timer interrupt enable (STIE=1) 

↓ 

In a single clock product, selecting the CR clock as a sub-clock source 

↓ 

The sub clock oscillation begins (SCEN=0→1) 

↓ 

Sub clock oscillation stabilization wait loop (loop until when SCRDY=1), or interrupt wait 

↓ 

Clears sub timer interrupt (STIF=0) 

↓ 

MN705-00010-1v0-E

226