Fujitsu FR81S User Manual

CHAPTER 5: CLOCK 

 

 

5. Operation 

 

FUJITSU SEMICONDUCTOR LIMITED 

CHAPTER : CLOCK 

FUJITSU SEMICONDUCTOR CONFIDENTIAL 

81 

Operations during MDI communications are shown. 

The main oscillation is controlled so as not to be stopped during MDI communications even if the stop mode 

is transited to.   

Moreover, (E_DBCR.PLOCK=1) is controlled so that the PLL reference clock is supplied even if 

CSELR.PCEN is cleared while communicating the MDI high speed. The value of the register related to PLL 

is maintained and not updated. However, when software sets PLLCR.PCEN=0, the value of the register 

related to PLL can be freely updated (write). 

When a value set to the register related to PLL last time and a different value are written and the PLL/SSCG 

clock oscillation permission is assumed to be effective (CSELR.PCEN=1), the frequency of the PLL clock is 

not updated. (PLL : because it maintains the locked status. ) 

Normally, always write the same value in the register related to PLL usually. When you change the setting 

value in the debug, monitor the value of E_DBCR.PLOCK and rewrite the register related to PLL in the status 

of E_DBCR.PLOCK =0.   

* The register related to PLL is as follows.   

⋅

  CCPSDIVR.PODS 

⋅

  CCPLLFBR.IDIV 

⋅

  PLLCR.PDS 

MN705-00010-1v0-E

242